Verilog 状态机写法

最新推荐文章于 2025-06-05 17:51:10 发布
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分类专栏： FPGA学习 文章标签： 编程 语言 工具
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本文探讨了Verilog状态机的三段式建模方法，强调其在同步寄存器输出、消除组合逻辑不稳定及优化综合效果的优势。通过示例展示了如何将状态机分为同步时序模块（次态到现态迁移）、组合逻辑模块（状态转移条件）和输出模块（次态驱动输出）。

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状态机是时序电路的万能钥匙，所有时序电路都能通过状态机实现。以前写程序时喜欢用一段式状态机，现在流行用三段式。好象三段时也没多大优点。

在CPLD中寄存器较少，个人感觉用一段式也可以，主要是省资源。

时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。

状态机采用VerilogHDL语言编码，建议分为三个always段完成。

三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。

三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使F

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qq_39586852的博客
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