- 博客(8)
- 收藏
- 关注
RSS订阅原创 小梅哥Xilinx FPGA学习笔记18—SPI接口的74HC595驱动数码管实验
因此我们需要保证DIO上的数据在SRCLK上升沿前后一段时间内保持稳定。因此，FPGA要在SRCLK的下降沿改变DIO的值，在上升沿取到的就一定是稳定的值。3.3V驱动，取SRCLK最大频率为12.5MHz，周期80ns。只需要在16位数据都移入之后给一个高电平，锁存即可。因此，应当先传第二片的seg，再传第一片的sel。对于74HC595芯片，该芯片在。顺序为seg7-0,sel7-0。先移入的数据在高位输出。
2024-09-01 15:26:20
548
原创 小梅哥Xilinx FPGA学习笔记17—串行位移寄存器原理详解
当DFF0-DFF3均为目标值时，给LATCH上升沿，REG0-REG3将DFF0-DFF3中存储的数据输出。74HC595是板子上已经有的芯片，具备寄存功能，我们需要做的就是编写一个驱动该芯片的程序。将两片8位串行移位寄存器74HC595级联，即可实现16位移位寄存器。74HC595是8位串行移位寄存器。在AC620开发板上的数码管驱动电路。的数码管驱动中，使用。
2024-08-31 22:26:53
563
原创 小梅哥Xilinx FPGA学习笔记16—使能时钟和门控时钟的原理与差异
举个例子全局时钟频率为f，下一级的工作频率为f/10. 那么就可以在上一级每10个clk输出一个有效的使能信号，而下一级只有接收到有效的使能信号时才工作，这样下一级的输入时钟仍然是f，但是工作频率却是达到了f/10. 就满足了需求。在编写FPGA的时候我们常常会遇到这样的问题：全局时钟的频率太高了，需要频率更低的时钟来驱动。使能时钟的思路是这样的，保持全局时钟不变，也不增设新的时钟，而是通过使能信号控制下一级工作。门控时钟就是通过计数的方式来实现对全局时钟的分频，满足你对低频时钟的需求。
2024-08-31 15:09:21
489
原创 小梅哥Xilinx FPGA学习笔记14—基于状态机的按键消抖
下列设计文件的代码可直接用于实际项目中的按键消抖Clk,Reset_n,Key,key_p_flag ,//按键按下信号key_r_flag, //按键释放信号key_state //消抖后信号input Clk;input Key;//用一个2位寄存器4个状态reg r_Key;//上升沿标志信号//下降沿标志信号//20ms稳定标志信号//两拍同步信号,消除亚稳态//边沿检测//前一拍为1，后一拍为0。
2024-08-30 15:32:23
799
原创 小梅哥Xilinx FPGA学习笔记13—亚稳态原理危害及应对方法
否则D触发器的输出不能快速的到达一个稳定状态。该段时间称为亚稳态窗口若D端口数据在时钟上升沿前后不稳定，会导致输出Q将是未知的，称为“亚稳态”（具体原理与D触发器内部电路结构有关，不作具体分析）芯片工艺的不同导致震荡的程度不同，还由温度，干扰，辐射，等等一系列的因素。如果时钟频率过高，震荡就会传到下一级D触发器，下一级触发器的输出也会震荡。UART串口接收的是异步信号，而异步信号更容易导致亚稳态D0在数据窗口期内发生了变化，导致输出出现亚稳态，输出经过dff1和dff2后还没有稳定下来，导致dff1和dff
2024-07-18 10:21:56
1175
原创 小梅哥Xilinx FPGA学习笔记12—uart串口接收设计优化
基于上一节uart串口接收逻辑的内容，还存在一点缺陷:由于在不同的数据收发系统之间，uart控制器工作的时钟频率有差异，时钟自身的频率误差也不一样，需要设计优化后才能应用于实际项目中。
2024-07-17 16:58:28
507
原创 小梅哥Xilinx FPGA学习笔记11—串口接收逻辑的Verilog设计与验证
此FPGA系列文章内容均基于b站小梅哥2020年发布的系列课程其中串口部分内容参考2023年新课程截至此篇笔记发布时，小梅哥csdn主页的笔记只同步到了第10节串口通信发送逻辑，而无后续记录。本人为了在FPGA学习过程中能够留下些痕迹，方便回顾巩固，也是为各位FPGA学习者提供一份参照，故编写此系列文章。以下内容均为个人总结，如有不正确之处欢迎各位评论指正，共同学习。
2024-07-17 16:14:39
1533
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人