信号完整性之仿与测-优快云博客

原创电脑睡眠唤醒黑屏之谜：主板 CKE 信号 STUB 竟是 “幕后黑手”？

通常情况下，如果不考虑低功耗模式，CKE信号可以是一个持续的高电平，就算考虑睡眠模式下的省电功能，CKE信号如同普通地址信号一样处理即可，此设计显然与绝大多数芯片平台不一样，设计中采用了三极管并联的方式。在主板的低功耗模式或待机模式下，CKE 信号是作为地址信号来处理的。对比之下，明显看出 CKE 信号作为地址信号处理时，信号质量比无 STUB 的地址信号差了许多，上升沿和下降沿均有不连续的阶梯回勾，这就导致高低电平在跳变时可能造成误判,导致内存控制器无法正确识别信号状态，从而影响内存的正常工作。

2025-02-15 13:53:48 505

原创 AI破案+诗词创作：DeepSeek揭秘服务器主板死机悬案，为哈登写词展才华

正如我们所知，思考的过程往往隐藏在内心深处，对错与否似乎并不重要，重要的是结果是否正确。就像解决一道数学难题时，我们总是想了解班里的学霸是如何解答的，他们的思考方式或许能帮助我们找到更简单、更高效的方法。无论是技术问题的“破案”，还是文学创作的灵感，DeepSeek都展现出了强大的能力。在硬件技术的世界里，每一个问题都像是一场“悬疑剧”，而工程师们则是这场剧中的“侦探”。最近，我们发布的一篇关于服务器主板“诡异死机”的文章引发了广大读者的热烈讨论，尤其是大家对“为什么关核后能解决问题”这一问题充满了好奇。

2025-02-10 09:07:26 1600

原创服务器主板“诡异死机”：工程师如何一步步“破案”？

这是一款高性能的服务器主板，配备了4通道DDR4表贴内存（ABCD），四个通道共用VDDQ、VPP电源模块，而AB通道共用一个VTT电源模块，CD通道共用另一个VTT电源模块。此时，工程师们意识到，问题可能出在电源或信号上。今天，我们接着前几期，继续内存问题案例的话题，一起走进一个真实的技术“悬疑案”，看看工程师们是如何一步步解开服务器主板“诡异死机”之谜的。然而，当测试到VPP时，一个异常现象出现了——VPP的电平规律在上电过程中出现了跌落，每1秒出现一次，持续时间1毫秒，下跌至1.6V。

2025-02-05 14:52:53 970

原创 T03_DDR4信号完整性测试解決方案

1.以手机为代表的多阶表贴内存颗粒，由于主芯片与内存颗粒几乎是挨着摆放，信号不是通孔，没有测试点，要测试必须使用interposer;2.以电视为代表的单面表贴颗粒，这种有条件也可以上interposer，没条件就直接刮开过孔、刮开走线绿油测试是一样的。像下面一样，TOP层4mil间距DQS差分焊线，不知道有多少人能做到；3.以PC为代表的UDIMM条，这是最简单的。单面贴的内存条背面都有信号过孔，在过孔处找点测试即可；4.以Server为代表的服务器RDIMM，通常都是双面贴颗粒，还有一种办法，且看……

2024-12-08 16:11:12 1843

原创 C01_电容啸叫见多了，DDR引发的啸叫问题呢，看SI工程师如何解决？

以前见过MLCC电容啸叫，还有一种由于GSM发射时的217Hz burst引起的共振啸叫！通常电容尺寸越大越容易出问题，可以调整PCB走线、电容摆放位置和方向，加上结构密封和螺丝位置解决，实在不行还可以用防啸叫电容，只是这种电容价格相对较贵。。控制电池端子到GSM的阻抗即可解决，不多花一分钱，还能确保万无一失！DDR异常引起的啸叫见过吗？的确是小概率事件，但是却在一款产品上大批量出现了。常温下不易见，高温高湿环境下才容易复现。那跟SI工程师有什么关系呢？且看缘由。

2024-12-08 16:01:08 480

原创 T01_DDR3信号完整性测试解決方案

读写分离的方法有以下几种：（1）幅度。Read>Write（2）斜率。Read>Write（3）相位关系。Read是edge_aligned,Write是center_aligned.（4）DQSPreamble。Readpreamble>Write。（对于DDR3，就更容易区分了，因为Read preamble为负，Write preamble为正）

2024-12-08 15:51:18 1245

原创 S01_DDR仿真，如何解决低温死机问题？

说实话，SI工程师做好设计那是本分，但是，很多时候，DDR的问题不一定是你的设计出现的。一个好的SI工程师可以避免问题出现，一个优秀的SI工程师则是在出现了问题后还能解决。DDR设计在产品项目中占有举足轻重的地位，俗话说，最小系统设计成功，那项目就已经成功了一大半。举个栗子，这是个简单的改版案子，DDR部分完全照抄公版，所以没有仿真。这就奇怪了，这只是一个改版，原版没有问题，这版怎么会出信号质量问题？DDR的问题，真的层出不穷，各式各样，跟SI工程师有多少关系呢？既然是信号问题，那肯定要重新仿真了。

2024-12-08 15:40:36 687

原创内存问题案例：02 内存走线拓扑问题

某主板使用DDR3表贴颗粒，X8颗粒正反贴，含ECC，TOP/BOTTOM面各9颗颗粒，每通道共18颗颗粒。实际测试发现内存速率只能到400Mbps，而另一个项目的单板内存速率可以到677Mbps。此板卡送到CPU厂商适配时，厂商反馈CS1信号眼图很差。更多详细内容，请关注《信号完整性之仿与测》公众号了解。

2024-12-07 15:27:36 335

原创内存设计指南：01 Xilinx DDR4 design guide解析

最近有很多网友咨询FPGA DDR4为什么速率总是上不去的问题，发现他们的设计确实很随意，都没有遵守一些手册的基本要求，所以今天和大家一起重新读一读DDR4 design guide，看看哪些要求是一定不能忽略的。首次设计一款新的芯片或者内存方案时，可能会无从下手。对于内存设计，官方指导首推JEDEC规范，每一代内存推出时，在JEDEC官网均能找到对应的规范文档、各种内存形式的说明文档如DDR4-JESD79、DDR4 SDRAM UDIMM Design Specification以及内存条DEMO等。

2024-12-01 08:53:24 2466

原创内存问题案例：01 DDR4 UDIMM 内存条降速问题

上篇文章有说过，通常情况下，我们认为UDIMM（无缓冲双列直插式内存模块）、SODIMM（小型双列直插式内存模块）以及RDIMM（寄存式双列直插式内存模块）的内存设计相对较为直观，因此在这一层面上的设计难度相对较低。主板端的走线设计只需遵循一些通用的电气和布线规则，便能够较好地支持这些内存模块的工作。但对于一些新的设计者而言，不能充分地考虑SI的影响，对于高速信号回流/反射等影响因素没有认知，就会犯一些低级错误。

2024-11-17 17:49:54 2143

Micron DDR5 SDRAM核心数据表与操作规范解析

内容概要：本文档提供了 Micron DDR5 SDRAM 产品家族的核心数据规格细节，详细解释了各种参数和技术特点。文档介绍了电源电压（如 VDD 和 VPP）、内存架构（如 16 内部存储体和 16n 位预取架构）、刷新率和其他高级功能（如多用途命令、决策反馈均衡器）。还涵盖了模式寄存器设置以及测试和修复操作的具体步骤。主要内容还包括不同银行组的读写操作时间要求、DQS 和 DQ 脚之间的偏移补偿机制等。适合人群：硬件工程师、系统架构师、嵌入式开发人员，以及对 DDR5 技术有深入了解的研究人员和开发者。使用场景及目标：用于了解 Micron DDR5 SDRAM 的核心特性，帮助技术人员正确配置和优化内存模块。特别是在涉及高性能计算、服务器应用和高端消费电子产品设计时。其他说明：文档中的许多技术参数和规格可能会随着产品的迭代而发生变化，因此用户需要随时关注官方发布的最新版本数据表。同时，具体的配置和命令设置需要结合具体的应用场景进行适当的调整。

2024-12-08

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人