Verilog相关

hahalueluelue

已于 2023-05-15 15:29:56 修改

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文章标签： fpga开发

于 2023-05-15 10:18:08 首次发布

本文链接：https://blog.youkuaiyun.com/hahalueluelue/article/details/130678236

版权

verilog相关

一、generate for循环相关
二、for循环相关
- 1、注意for不能单独使用，要放到always块内使用，
- 2、for的内容begin end块可以没有名字，但是always块的begin end块必须起个名字

一、generate for循环相关

参考
 以及

1、always 内部用for循环

a.需要在always 外部定义interger类型变量，否则有些仿真工具会报错；

integer i;
generate
always @(*)begin
  for(i=0;i<NUM;i=i+1) begin:part_1
  ……
  end
end
endgenerate

b.异步复位时序逻辑always@下面第一行必须是异步复位，不能有f

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