路飞胡-优快云博客

原创关于Linux系统中Xilinx PCIe XDMA IP核驱动安装报错问题分析的一个思路

于是同样的操作又试了下，结果这回link信号没拉高，系统也没有与XDMA相关的设备文件。猜想可能是PCIe XDMA复位信号出现问题，于是又在ILA中添加了复位信号，结果发现在CPU板卡上电过程中根本检测不到有效的低电平复位信号，接着用示波器测量这个复位管脚，也确确实实没有发现复位信号的低电平，查看原理图，发现这个复位管脚接了上拉电阻被上拉至高电平，于是去掉这个上拉电阻，进行同样的操作，在上电过程中检测到了这个低电平复位信号，然而dev文件下依然没有相关设备，这表明出现造成这个现象的不仅仅是复位问题！

2025-03-04 23:28:51 333

原创 Vivado中关于错误代码[Project 1-682]的一个可靠解决方法

最近在Vivado里搭建了一个基于PCIe IP核的XDMA Block Design，综合结束后，Vivado报出错误代码[Project 1-682] Sub-design ‘PCIe_Top.bd’ is not generated for Synthesis target.从报错信息来看，好像是bd子设计并没有生成，于是试着右键点击 ‘PCIe_Top.bd’，选择“Reset output products”,接着重新“Generate output products”，bd子设计完全genera

2025-02-12 21:18:56 623

原创 Vivado中关于[Place 30-575] Sub-optimal placement for a clock-capable IO pin and MMCM pair报错的一个可靠处理方法

然而在实际中，Vivado自动布局却把时钟输入pin与MMCM布局在两个不同的Clock Region内，这实属怪异，但仔细一想，时钟输入pin是在约束文件XDC中已经固定的，唯一可变的就是MMCM的布局，按照DRC时钟规则，Vivado在自动布局的时候，应该会安排MMCM尽量靠近时钟输入pin，而事实却恰恰相反，除非这个时钟输入pin不是时钟pin而是普通pin。接着更换了一个带_MRCC后缀的时钟输入pin，重新综合，实现，再也没报[Place 30-575]这个错误了，应证了我的设想。

2024-12-12 21:11:20 711

原创 Vivado中关于比特流下载错误代码[Xicom 50-38]:Unable to connect to debug core(s) on the target device的一个解决方法

因而按照上图中所给的方法在Vivado Tcl Console中输入set_property -dict [list CONFIG.C_NUM_OF_PROBES {153} CONFIG.C_PROBE0_WIDTH {1} CONFIG.C_PROBE2_WIDTH {1} CONFIG.C_PROBE2_WIDTH {3} CONFIG.C_PROBE3_WIDTH {4}…

2024-11-28 13:00:00 1525

原创 Verilog中关于双向信号描述、仿真及begin end语句的一点杂谈

tb_inout.v为仿真双向信号所编写的testbench模块，其中例化了两个子模块，分别是master.v和slave.v，master.v功能设计为一旦检测到slave.v输出的done信号拉高，便在内部开始对时钟计数，当计数值到达512时停止计数，并对slave.v输出flag信号；而slave.v功能设计为一旦检测到master.v输出的flag信号拉高，便拉低done信号，否则done信号将持续为高电平。wire done;wire flag;join。

2024-11-22 23:42:17 443

原创 Verilog中关于循环语句的编译、仿真、综合问题

显然，在for循环语句中，可以使用disable语句来跳出for循环，这大大增加了编写代码的灵活性，也能确保想要实现的功能正确。事实上，不是所有的for循环都不能综合，这点增加了Verilog中可综合的电路描述代码（always、assign、if else、case），但也不是所有的for循环都可综合，只有循环次数是确定的，即循环次数不随变量改变的for循环语句才是可综合的。既然带disable语句的for循环可以编译、仿真，那么其能不能综合呢，接下来对1.B中的硬件代码进行综合，得到下图所示的电路。

2023-09-28 09:26:32 1513 1