IC 芯片设计（6）

电路基础

1、为什么要有时序逻辑？而不全是组合逻辑？

2、verilog coding style

时序逻辑：非阻塞赋值，可以没有else，无else会默认保持

组合逻辑：阻塞赋值，不能够没有else，会有latch

如果有写错，可能会报一些奇葩的error、warning

3、在一个always中，一般不允许同时posedge clk or negedage clk

     如果分开， 两个always，按说是没有绝对意义上的错误，但一般不建议同时使用negedge clk，这样对时序要求很高，也容易出现时序问题；