FPGA边沿检测

最新推荐文章于 2024-01-03 20:01:09 发布

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分类专栏： FPGA基础 FPGA学习文章标签： fpga/cpld

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本文介绍了FPGA中的边沿检测技术，包括使用时钟上升沿检测输入信号变化以及如何实现双边沿触发。在上升沿检测中，当输入信号发生改变时，对应的anyedge输出高脉冲。对于双边沿触发，由于FPGA不直接支持，提出了两种解决方案：一种是通过2选1门电路选择时钟上升沿或下降沿的信号；另一种是利用异或门结合时钟边沿来检测输入变化。这两种方法都实现了对输入信号的完整检测。

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FPGA边沿检测

边沿检测
- 时钟的上升沿对输入信号的变化判断
- 同时用时钟的上升沿和下降沿来触发对输入信号的变化判断（双边沿触发）

边沿检测

FPGA对输入的信号进行边沿检测，有2种情况：
一种是对输入信号的变化进行检测，我们输出一个高电平，通常是通过输入时钟的一个上升沿或者下降沿进行对输入信号的判断。
一种是对输入时钟的上升沿和下降沿同时触发进行对输入信号的变化进行判断。

时钟的上升沿对输入信号的变化判断

在这里插入图片描述
上图中若是输入信号其中1位进行了变化，则anyedge 对应位输出一个高脉冲。
module top_module (
input clk,
input [7:0] in,
output [7:0] anyedge
);
reg[7:0] temp;
always@（posedg clk）
begin
temp <= in;
anyedge <= temp ^ in;
end
endmodule

同时用时钟的上升沿和下降沿来触发对输入信号的变化判断（双边沿触发）

FPGA不支持对时钟的上升沿和下降沿同时触发（posedge clk or negedge clk），所以采用2种办法，一种是2选1，一种是异或。

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