关于触发器原理及选型参数

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此触发器不是数据库当中的触发器，而是电子中的。

1、触发器的特性？

触发器有两个稳定的工作状态，一个是1态，一个是0态，可根据需要，用触发信号去控制触发器，使它的状态发生翻转。
触发器在翻转之后，即使撤除输入信号，它仍能保持已确定的状态

简言之：有两个稳态且有记忆功能的器件。

2、最简单的基本RS触发器工作原理？置位复位触发器

内部由两个 或非门或者 与非门组成。如下图所示：

在这里插入图片描述

特征方程为：Qnext = S + $\bar{R}$ Q RS=0(约束条件，也就是不成立时候） $\bar{R}$ + $\bar{S}$ = 1(约束条件）

或非RS触发器					与非RS触发器
S	R	Q(原先）	Qnext	动作	S	R	Q	Qnext
0	0	Q	Q	保持	1	1	Q	Q
0	1	0或1	0	重置	0	1	0或1	0
1	0	0或1	1	设置	1	0	0或1	1
1	1	X	X	不允许的输入	0	0	X	X

或非特性：有效值为1，也就是看RS哪个为1 (因为是或非，所以一端为1，整个值就为1，再加非，就是0） 与非的特性: 有效值为0，也就是看RS哪个为0

当R=0 S=0时，保持上次的状态（锁存）当R=1,S=1 保持上次的状态

不允许的情况： s=1,R=1 (因为会造成Q=Qbar) 不允许的情况： s=0,R=0 (因为会造成Q=Qbar)

3、D型触发器原理及特性？？用得最多的触发器

如下图所示：

D触发器符号。> 是时脉输入，D是数据输入，Q是暂存数据输出，Q'则是Q的反相值，S为1时强迫Q值为1，R为1时强迫Q值为0。

特征方程为：Qnext = D,真值表如下：其实也是最简单的触发器，Q值只与D有关。

D	CK	Q	Qnext
0	1	X	0
1	1	X	1
X	0	0	0
X	0	1	1

4、JK触发器原理？？

有jk两个输入，如下图所示：

J、K触发器符号，JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。

特征方程为：Qnext = $\bar{K}$ Q + J $\bar{Q}$ ,真值表如下：

J	K	动作	Q	Qnext
0	0	保持	0	Q
0	1	重置	0或1	0
1	0	设置	1或0	1
1	1	反转	1或0	$\bar{Q}$

5、T触发器原理？？？

T触发器（Toggle Flip-Flop，or Trigger Flip-Flop）设有一个输入和输出，当时脉由0转为1时，如果T和Q不相同时，其输出值会是1。输入端T为1的时候，输出端的状态Q发生反转；输入端T为0的时候，输出端的状态Q保持不变。把JK触发器的J和K输入点连接在一起，即构成一个T触发器。如下图;

T触发器符号，T为数据输入

特征方程为：Qnext = $\bar{T}$ Q + T $\bar{Q}$ = Q $\oplus$ T ,真值表如下：

T	Q	Qnext	动作
0	0	0	保持（无上升沿）
0	1	1	保持（无上升沿）
1	0	1	反转
1	1	0	反转

6、控制型触发器？？？

触发器除了置1、置0输入端之外，还有增加了一个触发信号输入端。只有当触发信号到来时，触发器才能按照输入的置1、置0信号转变相应的状态，并保持下去。这个触发信号通常称为CLOCK（记做 CLK）。信号又分为电平触发，边沿触发和脉冲触发。

电平触发RS触发器

在这里插入图片描述同步RS触发器

原理：当CLK为高1时，S和R的输入才能改变输出Q和Q’状态；否则输入S和R全为低0，输出Q和Q’保持原来的状态不变，同样S和R需要满足约束条件：SR = 0

特点：

1、当CLK为高时，才接受S、R（或者D）的输入信号，并按照输入信号将触发器的输入置为相应的状态；
2、在CLK = 1的时间内，S、R（或者D）的变化都会引起输出变化，所以触发器的抗干扰能力低。

边沿触发器

当CLK的下降沿或者上升沿来到时，触发器才开始接受输入的信号。

特点：

触发器的次态仅取决于时钟信号上升沿（或者下降沿）到达时输入的逻辑状态，，而在这之前和之后，输入信号都不影响次态，有效地提高了触发器的抗干扰能力。
但是，正因为是在时钟边沿寄存数据，几乎可以说是在上升沿这一个时刻寄存数据，时钟上升沿到来时，Q1端开始寄存数据，而D到Q1和CLK到变为C’的传输延迟不一样，所以数据D必须先时钟到来一段时间输入到D端，否则，当上升沿到来，Q1的值不确定，输出的Q端数据也会出现不确定的值，即亚稳态，这一段时间称为建立时间Tsu

脉冲触发的触发器

为了提高触发器工作的可靠性，希望在每个CLK周期里输出端的状态只能改变一次，于是设计出了脉冲触发器。

特点：

1、触发器翻转分为两步。第一步是主触发器在CLK= 1（CLK = 0）时根据输入S、R翻转，从触发器不变；第二步是从触发器在下降沿（上升沿）到来时根据主触发器翻转状态。
2、因为主从触发器的本身是电平触发的SR触发器，所以在CLK = 1（或者CLK = 0）的所有时间内，输入信号都将对主触发器起作用。

7、选型主要动态参数？？？？

建立时间（setup time ）Tsu

在边沿触发器特点中，提到过建立时间，建立时间是指输入信号应该先于时钟信号CLK动作沿到达的时间。如果不满足建立时间，就会出现亚稳态的现象，即输出的值不确定，对系统造成破坏。

为了保证触发器的稳定可靠低翻转（防止出现亚稳态），在C和C’改变之前，FF1中的Q和Q’必须稳定地建立起来，使Q1 = D。由于加到D端的输入信号需要经过传输门TG1和反相器G1、G2的传输延迟时间才能到达Q1端，而在CLK的上升沿到来之后，只需经过反相器G5的传输延迟时间，C’就可以变化，因此D端的输入信号必须先于CLK上升沿至少2td时间到达，所以Tsu = 2td。（td为门延迟时间，每个门电路的延迟时间不一致，这里统一用td代替）

保持时间（Hold time ）Th

保持时间是指时钟信号CLK动作沿到达后，输入信号仍然需要保持不变的时间。如边沿触发器图，在C和C’改变状态是TG1变为截止和、TG2变为导通之前，D端的输入信号应当保持不变，为此，至少在CLK上升沿到达后2td的时间内，输入信号应当不变，即Th = 2td。

传输延迟时间（Propagation delay time ）Tpd

传输延迟时间是指从CLK动作到达开始，直到触发器输出的新状态稳定建立所需要的时间。如边沿触发器图，FF2输出端Q的新状态需要经过C、C’、TG3、和G3的传输延迟以后才能建立起来，所以输出端Q的传输延迟Tpdq = 4td。而Q’端还要经过G4的传输延迟才能建立起来，所以Tpdq’ = 5td。

最高时钟频率（Maximum clock frequency）fmax

最高频率是指触发器在连续、重复翻转的情况下，时钟可以达到的最高重复频率。如边沿触发器图，为了保证触发器可靠低翻转，CLK的低电平持续时间Twl必须大于建立时间，即Twl（min） = 2td。而在CLK变成高电平之后，直到Q’新状态建立起来以前，TG3必须保持导通状态，因而C和C’的状态不能改变。考虑到需要经过G5的传输延迟时间td以后，C和C’才改变，所以CLK的高电平持续时间必须大于Tpdq’-td，所以Twh最小值应该为Twh（min） = 4td。
所以得到最高频率 fmax= 1/(Twl（min） + Twh（min）) = 1/(6td)。
如果考虑占空比50%，Twl（min） = Twh（min），fmax= 1/(8td)。

注意：td是对每个门电路延迟时间的统称，不一定每个门电路延迟时间相等。