基于环形振荡器的老化估计

使用环形振荡器传感器估计由BTI和HCI引起的电路老化

摘要

纳米级电路的性能会受到由偏置温度不稳定性（ BTI）和热载流子注入（HCI）引起的老化影响。BTI和HCI对 晶体管电学参数的影响程度取决于电路的工作环境和使用情况。本文提出一种新方法，利用基于环形振荡器（ROSCs）的片上 传感器来检测电路因老化导致的延迟偏移。该方法通过硅前分析 电路，计算出校准系数，从而将ROSC中由BTI和HCI引起的延 迟偏移转换为被测电路中的延迟偏移。我们的仿真结果显示，延 迟估计值与硅前分析的真实值相比误差在1%以内。此外，针对 后硅阶段分析，本文提出了一种优化策略，即将传感器测量结果 与被监测电路上的稀疏在线延迟测量相结合，以部分捕捉其真实 工作负载。在基准电路上的实验表明，与传统方法相比，该方法 可使延迟保护带开销降低约8%。

索引术语

老化，偏置温度不稳定性，热载流子注入，环形振荡器， 静态时序分析。

一、引言

随着尺寸的不断缩小，纳米级晶体管对与老化相关的 损耗现象的敏感性显著增加[1]。这些老化效应导致晶体 管参数随时间偏离其标称值，从而引起电路性能的逐渐退 化。如果能够准确感知电路退化的程度，便可应用适当的 补偿技术来确保电路的可靠运行。在本研究中，我们提出 了一种利用代理传感器估计电路老化的新方法。

我们考虑导致晶体管出现参数延迟偏移的两种主要退 化机制：偏置温度不稳定性（BTI）[2],[3]和热载流子 注入（HCI）[4]。这些机制通过在电路运行期间所经历 的电压和温度应力下降低阈值电压（Vth）和迁移率（µ） 来影响晶体管的驱动电流。虽然在去除应力后BTI可以部 分恢复，但HCI是一种不可逆效应。由于BTI引起的长期 退化取决于应力信号的平均占空比，或称为信号概率（ SP），即信号处于逻辑高电平的概率。而HCI引起的退化 仅在器件发生开关操作时才会发生，因此HCI退化取决于 开关状态所花费的时间，这与信号活动因子（AF）即信 号转换的平均数量与时钟转换数量的比率，以及时钟频率 成正比。实际上，电路中的大多数器件往往开关不频繁， 因此HCI通常由BTI主导[5]。然而，随着时间的推移周期，HCI 的增长速度比 BTI 更快，因此对于长寿命器件而言， 其影响可能变得显著 [6]。

在固定的供电电压 Vdd下，由于每个晶体管的退化都 会对其延迟产生不利影响，老化的总体效应是随着时间的 推移降低电路的最大工作频率 FMax。在硅前设计阶段， 通常无法获知电路在现场使用时的平均工作负载。因此， 在该阶段采用的方案会对电路的FMax提供保护性但悲观 的裕量，以确保电路在其整个寿命期间的所有工作条件下 都能正常工作。由于BTI和HCI老化均依赖于应力信号的 平均信号概率和活动因子（SPAF），常见的做法是为电 路中的每个晶体管选择悲观的SPAF值，以模拟最坏情况 工作负载[7]。

在后硅阶段，为了确保芯片在其寿命期间满足时序要 求，通常在其现场操作期间采用各种补偿技术，例如时钟 频率调整， Vdd调节[8]–[10]和体偏压调节。这些技术 通常使用在硅前阶段构建并在后硅阶段测试的代理传感器 数据，以自适应地提供实时补偿，以缓解老化的影响。这 些传感器从简单的基于反相器链的电路[11]–[15]到基于 代表性关键路径的电路[16],[17]不等。

在一定程度上，代理传感器可以成功捕获电路所面临 的环境，例如，如果它们放置在电路附近，并且与电源网 络具有相似的连接方式，则它们可以捕获热和供电电压环 境，并因系统性或空间相关工艺变化而经历类似的偏移。然而，由于这些传感器仅仅是代理，它们无法完全准确地 反映电路中的老化情况。这种不准确性源于被测电路（ CUT）的近关键路径与传感器之间在结构上的差异。在器 件层面，传感器中的晶体管所经历的输入应力模式与 CUT不同，并且由于其对老化偏移的延迟敏感性也不同， 因此它们的老化情况也不同。在电路层面，CUT中在老化 条件下可能变为关键路径的近关键路径数量通常远多于传 感器中的数量。环形振荡器传感器仅包含一条路径，尽管 可以构建基于代表性关键路径电路（RCPs）的代理传感 器[16],[17],，但其设计开销是显著的。此外，构造能够 覆盖足够多关键路径的RCP电路的成本可能非常高昂。

本文中，我们旨在通过基于ROSC的传感器测得的延迟偏移 来推断被测电路中由BTI和HCI引起的老化所导致的延迟偏移基于环形振荡器（ROSC）的传感器。基于ROSC的传感 器被广泛使用，因为它们成本低、体积小，并且可以在芯 片内轻松地多次复制。具体而言，我们使用[12],中的传 感器，该传感器可以分别测量BTI和HCI对ROSC传感器 延迟偏移的贡献。

我们提出了两种后硅阶段方案来估计被测电路（ CUT）的延迟退化。第一种方案使用查找表（LUT）将老 化替代传感器的测量结果转换为电路延迟退化。第二种方 案将这些传感器测量与在CUT上直接进行的稀疏测量相结 合，并利用这些测量结果来更新LUT。更新后的LUT值随 后与低成本的传感器测量结合使用，以推断CUT的延迟。

虽然第一种方案易于实现且设计工作量增加很小，但第二 种方案更为准确，尽管其代价是由于CUT延迟测量和 LUT更新电路而带来的复杂性增加。本工作的初步版本发 表于[18]和[19], ，其中我们仅考虑了BTI引起的老化。

对于第一种方案，我们从一个新的上界 FMax （ UofM）模型开始，该模型用于估算老化CUT的安全 FMax 。该模型考虑了由于不同电路路径上的非均匀延 迟退化，芯片寿命期间关键路径可能会发生变化的可能性， 并为CUT延迟找到了一个包络，该包络为电路延迟提供了 紧致上界。接下来，我们利用UofM模型，提出了一种基 于片上老化传感器数据推断CUT延迟退化的新方法。我们 的方案包括初始的硅前表征，使用紧凑的片上LUT来确定校准系数。我们将这些系数称为退化比率，即 ξCUT B和ξCUT H ，它们分别将传感器测量数据转换为BTI和HCI下 的CUT延迟退化。

虽然UofM模型适用于硅前老化估计，但它对最坏情 况老化的假设可能过于悲观。我们在一组代表性基准电路 上量化了这种悲观性的程度，然后提出了我们的第二个后 硅方案，该方案对被测电路进行稀疏测量，并更新查找表 中的校准系数，从而获得显著更精确的老化估计。

直接测量电路以估计老化的首要问题是，必须中断其 正常操作才能进行这些测量，这需要安排停机时间，并导 致频繁但不希望出现的系统级中断。我们方法的优势在于， 我们的第一种方法不需要任何停机时间，而第二种方法对 正常电路操作的干扰极小，仅要求在10年内对电路测量2 到4次。此外，测试简单的ROSC电路速度很快，这使得 ROSC传感器的老化效应极小[12]。

由于BTI和HCI引起的周期变化可以被轻松且实时地测量。芯片内ROSC的数量和位置由用户输入决定，其部署粒度 反映了面积开销与准确性的权衡。被测电路的退化比率及 其在寿命期间某些时刻的实际延迟存储在片上查找表中。真实延迟测量电路由测试模式模块符号化表示；注意该 模块仅用于第二种方案，该方案使用这些模式对被测电路 进行不频繁的测试，而在第一种基于密歇根大学的方案中 则移除此模块。在施加的测试模式下，可采用多种现有方 案之一来测量电路的运行时延迟，例如路径‐RO [20],延 迟移位电路[21][22],，或通过[9]中描述的技术。当对 电路进行实际延迟测试时，可以在处理器本身（通过软件） 离线重新校准退化比率，前提是该处理器具有算术逻辑单 元。

所提出的两步框架的整体流程可以总结如下：

（1）我们的第一种方案从硅前表征中获取退化比率，并利用这 些比率为老化下的被测电路延迟退化转换环形振荡器测量结果。
- 通过在被测电路上假设最坏情况工作负载并执行老化感知静态 时序分析（STA），我们获得老化下被测电路延迟的包络。
- 利用上述包络以及对ROSC传感器的老化感知STA， 我们得到退化比率，并将其存储在片上查找表中。
- 芯片部署到现场操作后，我们会不时探测ROSC传感 器，以分别观察其由于BTI和HCI引起的延迟退化。
- 将ROSC延迟退化与查找表中相应的退化比率相乘， 即可得到被测电路延迟退化，该值是其由于BTI和 HCI引起的老化的指示指标。

(2) 我们的第二种方案建立在第一种方案的基础上，其中 仍使用ROSC测量来推断被测电路的退化，但在获得预设 时间点（称为测量时刻）的被测电路延迟后，会（尽管不 频繁地）在查找表中更新退化比率。
- 通过我们的第一种方案，利用硅前分析和硅后 ROSC延迟退化数据存储在查找表中的退化比率，获得 直至第一个测量时刻的被测电路延迟。
- 在每个测量时刻，使用一个独立的专用电路测量被测电路的 实际延迟，并进行存储

表I 本文常用符号列表

符号	解释
∆Vthn(t) (∆Vthp(t))	NMOS（PMOS）从时间 t0到 t的阈值电压退化，其中 t0是观测开始的时间。
f(t) (g(t))	使用反应扩散（电荷俘获）模型描述阈值电压退化的时域依赖性。
∆f(t) (∆g(t))	f(t) − f(t0) (g(t) − g(t0))
Dp pre,B(t) (Dp pre,H(t))	仅由BTI（HCI）老化引起的电路路径 p的延迟的流片前估计。
DC(t) (DCUofM(t))	在老化条件下，时间 t时电路 C的延迟的实际值（密歇根大学估计）。
KB(KH)	老化曲线中延迟变化对 ∆f(t) (∆g(t))依赖关系的比例常数，称为 KB(KH)值。
KBX(KHX)	结构 X（可以是单元、路径或电路）的老化曲线的KB(KH)值
ξBC(ξHC)	电路的退化比率 C，对应于BTI（HCI）老化。
∆DC post(t)	使用片后ROSC测量和退化比率估计的电路延迟退化， C，从时间， t0。
tmj, j= 0, · · ·, N − 1	一组 N测量时刻，用于测量电路延迟并重新校准退化比率。
DC re(t)	考虑实际延迟测量后，对电路延迟的重新校准的上限 C。
KX j,B(K X j,H)	测量时刻 tmj 后， X（单元、路径或电路）的老化曲线重新校准的 KB(KH) 值。
ξC j,B(ξ C j,H)	电路的重新校准退化比率 C，对应于在测量时刻 tmj 后的 BTI（HCI）老化。
∆DC (t)	基于ROSC测量和重新校准的退化比率，估计电路在时间 tmj的延迟退化 C。

II. BTI与HCI背景知识

在BTI作用下，当PMOS（NMOS）器件的栅极电压为 负（正）时，该器件会受到应力，从而产生负（正）BTI， 即NBTI（PBTI）；而在HCI作用下，晶体管仅在其切换时 才会受到应力。在本节中，我们将描述BTI和HCI老化的模 型，以及它们对单个晶体管延迟退化和对更大电路的影响。

在下面的讨论中，我们假设电路的观测时间从时间 t0 开始，持续到电路的寿命 t f 。

A. BTI引起的老化

BTI 的具体机制在研究领域内尚存争议。目前出现了 两种候选模型：反应‐扩散（RD）模型[2]和电荷俘获 （CT）模型[23]。阈值电压漂移是多个应力与恢复周期 累积效应的结果。当应力信号频率高于 1Hz 时，BTI 与 该信号的频率无关，仅取决于其平均占空比[3]。通常情况 下，在时间 t，NMOS 或 PMOS 器件中由于 BTI 引起的阈值电压漂移∆V th x （t）x ∈{n,p} 可以建模为：

$$
∆V_{thx}(t)= C_x(f(tst) - f(tst,0)) = \psi_{Bx} (f(t)- f(t0)) \quad (1)
$$

其中， $C_x$ 是一个依赖于器件工艺、电压和温度（PVT）条 件的常数， $f（.）$是一个表示 BTI 老化时域依赖性的函数， 而tst,0和 tst 这两项分别表示经过 t0和 t时间后的有效应力时 间。有效应力时间由 tst= αt （和tst,0= αt0）给出，其中 α表示器件的应力概率。由于 PMOS 器件在其输入为逻辑 低电平时处于应力状态，因此 α= 1 − s，其中 s是输入信 号的信号概率（SP）。类似地，对于 NMOS 器件， α= s， 因为其输入为逻辑高电平时才会受到应力。因此， $f（tst,0）$ 项与在时间 t0时芯片所具有的老化程度相关。我们可以将信 号概率的影响与 $C_x$中其他依赖于 PVT 的参数一起合并到$\psi_{Bx}$ 中。我们注意到， $f（t）$仅依赖于电路的年龄，即 t。原则上， $f（.）$在 PMOS 和 NMOS 器件之间可能有所不同， 但实验观察表明它们是相似的，这在设计手册和已发表的文 献[24]中均有记录。通常， $f（t）$可以根据 BTI 的两种模型 取以下两种形式之一：

$$
f(t)=
\begin{cases}
t^{n1}, & \text{under the RD model} \
a+ b \log t, & \text{under the CT model}
\end{cases}
\quad (2)
$$

其中 $n1 \sim 0.16$[25]、 a和 b是定义在[23]中的正数常 数。本文的分析旨在具有足够的通用性，以适用于任何形 式的 $f(t)$。尽管在多个应力‐恢复循环中 $V_{th}$的变化不是单 调的，公式(1)仍然能够捕捉延迟函数的包络，包括AC应力下BTI恢复效应。

B. HCI引起的老化

在当前的工艺节点下，HCI 对 NMOS 器件的影响比对 PMOS [4],[26]更严重。当沟道中的载流子受到横向电场作 用时，获得足够的能量和动量，从而打破周围介质（如栅极 和侧壁氧化物）的势垒，此时便会发生 HCI。最近提出的一 种用于 HCI 应力的能量驱动框架认为，具有足够能量的载流 子可在 Si‐SiO 2 界面通过碰撞电离导致界面态的产生而无需直接注入到栅极氧化物 [4]中。这会导致晶体管各 种电学参数逐渐退化，从而影响电路性能。

基于[13],[27],，我们通过将驱动电流减少表示为NMOS在 时间 t后的等效阈值电压退化 ∆Vthn(t)来建模HCI老化：

$$
∆V_{thn}(t)= C_H \exp\left( \frac{E_{ox}}{E_0} - \frac{\phi_{it}}{q\lambda E_m}\right)(g(tst)- g(tst,0)) \quad (3)
$$

其中 $C_H$和 $E_0$是工艺相关参数， $E_{ox}$是垂直电场， $\phi_{it}$是陷阱生成能， $q$是电子电荷， $\lambda$是热电子平均自由程， $tst$和$tst,0$是有效应力时间， $g(.)$ 是封装了HCI老化时域 依赖性的函数， $E_m$是横向电场，由以下公式给出：

$$
E_m= \frac{V_{ds} - V_{dsat}}{L_{eff}} \quad (4)
$$

$$
V_{dsat}= \frac{(V_{gs} - V_{th}+ \frac{2k_B T}{q})L_{eff} E_{sat}}{V_{gs} - V_{th}+ \frac{2k_B T}{q} + A_{bulk}L_{eff} E_{sat}} \quad (5)
$$

参数 $L_{eff}$为有效沟道长度， $T$为温度， $k_B$为玻尔兹曼常 数， $A_{bulk}$和 $E_{sat}$为在[28]中定义的工艺相关常数。

对应于HCI老化的有效应力时间 $tst$取决于晶体管经 历的开关事件数量，该数量由（AF · Fclk · t）给出，其中 $AF$是晶体管的活动因子， $F_{clk}$是时钟频率， $t$是经过时 间。在每次这样的开关事件中，晶体管在输入信号转换期 间受到应力，转换速率由 $t_{slew}$给出。因此，我们可以写 成 $tst=(AF·F_{clk}·t)t_{slew}$，并且该关系将 $g(tst)$转换为关 于经过时间的函数 $g(t)$。类似地， $g(tst,0)$也可以转换为 $g(t0)$。因此，我们将开关活动和与时间无关的参数的影响合并到$\psi_{Hn}$ 中，以将 $∆V_{thn}(t)$重写为：

$$
∆V_{thn}(t)= \psi_{Hn}(g(t)− g(t0)) \quad (6)
$$

根据实验模型[4]， $g(t)$通常具有以下形式：

$$
g(t)= t^{n2} \quad (7)
$$

其中 $n2 \sim 0.5$。

C. BTI和HCI对延迟退化的综合影响

我们将BTI和HCI的基本趋势函数的变化表示为：

$$
∆f(t)= f(t)− f(t0) \quad (8)
$$
$$
∆g(t)= g(t)− g(t0) \quad (9)
$$

在时间 $t_0$ 到 $t$ 之间，我们可以将逻辑门的延迟变化量 $D(t)$ 表示为：

$$
∆D(t)= \sum_{i \in \text{NMOS}} S_{n,i} ∆V_{thn,i}(t)+ \sum_{i \in \text{PMOS}} S_{p,i} ∆V_{thp,i}(t) \quad (10)
$$

其中两个求和是针对电路中所有的NMOS和PMOS晶体管进 行的。此处，前缀 $∆$表示其后跟随的量的变化，$V_{thn,i}(t)$（$V_{thp,i}(t)$）是电路中 ith NMOS（PMOS）晶体管的阈值电压，而$S_{x,i}= \frac{\partial D}{\partial V_{thx,i}} \bigg|_{t_0}$对于 $x \in{n,p}$表 示晶体管 i对阈值电压漂移的灵敏度。由公式(1)和(6)可得：

$$
∆V_{thn,i}(t)= \psi_{Bn,i}∆f(t)+ \psi_{Hn,i}∆g(t)
$$
$$
∆V_{thp,i}(t)= \psi_{Bp,i}∆f(t) \quad (11)
$$

因此，我们可以将公式(10)重写为：

$$
∆D(t)= K_B ∆f(t)+ K_H ∆g(t) \quad (12)
$$

其中 $K_B=(\sum_{i\in\text{NMOS}} S_{n,i}\psi_{Bn,i}+\sum_{i\in\text{PMOS}} S_{p,i}\psi_{Bp,i})$ 和 $K_H= \sum_{i\in\text{NMOS}} S_{n,i}\psi_{Hn,i}$。因此，在温度、 $V_{dd}$、$SP$ 和 $AF$ 的固定应力条件下，延迟是时间的函数，若每个栅极的 灵敏度值 $S_{n,i}$ 和 $S_{p,i}$ 已经被表征，则延迟易于计算。

III. 延迟估计与老化预测

我们的目标是利用片上ROSC的数据，估算被测电路 在老化情况下的最大工作频率 $F_{Max}$的安全值。我们通过确定退化比率 $\xi_{CUT}^B$和 $\xi_{CUT}^H$来获得该估计值，这些比率 将附近ROSC测试结构的延迟退化相乘，以估算被测电路 中的延迟偏移。本节所述的初步分析执行硅前分析，以确 定这些退化比率的值，这些值在电路的寿命期间保持不变，并存储在图1的查找表中。该方案不使用图中的Test patterns模块。

我们首先观察到，一条路径的老化速率取决于其承受 应力的方式及其对应力的敏感性。因此，由于近关键路径 上的非均匀延迟退化，被测电路（CUT）的关键路径可能 在其寿命过程中发生变化。图2描述了被测电路（CUT）若干近关键路径的可能老化轨迹 C。被测电路的延迟 $D_C$（t）是所有近关键路径延迟中的最大值，并且被观测为 一条分段光滑曲线。相比之下，ROSC只有一条路径，其在整个寿命期间以恒定轮廓老化，并具有平滑轨迹 $D_R$（t），类似于图2中任意一条路径延迟的变化。

上述示例表明，使用基于ROSC的传感器预测被测电 路的延迟退化存在一个主要困难，因为很难在平滑轨迹（对应于ROSC延迟， $D_R (t)$）与不可微函数（表征被测电路的延迟， $D_C (t)$）之间建立一个简单的单对一函数关系。

为了克服这一问题，我们首先获得一个悲观且连续可微的硅前边界， $D_C^{\text{UofM}}(t)$，如图2所示的被测电路延迟。我们将其称为上界 $F_{Max}$（UofM）模型。为了确保悲观性，$D_C^{\text{UofM}}(t)$必须位于 $D_C(t)$之上， $\forall t \in[t_0, t_f]$，以便如果 $D_C^{\text{UofM}}(t)$在整个寿命期间满足时序要求，则 $D_C(t)$也满足。接下来，我们寻找ROSC延迟 与UofM延迟之间的关系，以获得退化比率，从而根据 ROSC数据估计被测电路延迟退化。

在第III‐A节中，我们讨论了被测电路（CUT）和 ROSC的硅前表征，以计算退化比率。接下来，在第III‐B节 中，我们概述了基于这些比率，通过ROSC测量对CUT进行 硅后老化估计的方法；在第III‐C节中，我们检验了在硅前阶 段表征得到的退化比率的有效性，因为由于PVT变化、动态 电压调节和电源门控的影响，硅后的工作条件可能有所不同。

A. 硅前电路表征

UofM模型 ：我们首先提出一个定理，用于获得一个可微函数的 表达式，该函数是形如公式(12)的 n个函数的最大值的上界。

定理1 在间隔$[t_0, t_f]$中，考虑一组单调递增函数 $x_1(t)$，· · ·， $x_n(t)$，使得$x_i(t)= x_i(t_0)+ \theta_{i1}∆f(t)+ \theta_{i2}∆g(t)$，其中$\theta_{i1}$， $\theta_{i2} \ge 0$，且$∆f(t)= f(t) - f(t_0)$和 $∆g(t)= g(t) - g(t_0)$。那么对于$f(t)= t^{n1}$或 $a+ b \log t$，以及 $g(t)= t^{n2}$与 $a$， $b> 0$，和$1> n2> n1> 0$，这些函数的最大值的上界由另一 个形式相似的函数 $y(t)$给出：

$$
y(t)= x_M(t_0)+ \theta_{M1} ∆f(t)+ \theta_{M2} ∆g(t) \quad (13)
$$

其中 $x_M(t)$是 $x_i(t)$函数的最大包络，使得 $x_M(t_0)= \max_{i\in{1,\cdots,n}}(x_i(t_0))$。

系数 $\theta_{M1}$和 $\theta_{M2}$是根据 $\theta_{i1}$值获得的，并通过在时 间点 $t= t_0$和 $t_f$处计算 $x_M(t)$得出，其定义如下：

$$
\theta_{M1}= \max_i(\theta_{i1}) \quad (14)
$$

$$
\theta_{M2} = \frac{∆x_M(t_f)− \theta_{M1} ∆f(t_f)}{∆g(t_f)} \quad (15)
$$

其中 $∆x_M(t) = x_M(t) − x_M(t_0)$。

证明的简要概述是：UofM模型被构造成具有公式(12)形式的曲线，该曲线在 $t= t_0$和 $t= t_f$ 处与分段平滑最大函数 $x_M(t)$相匹配，并在所有其他点 $t \in(t_0, t_f)$ 处位于其上方。详细证明见附录A。

为了将该定理的结果映射到我们的问题上，我们将被测电路每个近关键路径 $p_i$ 的延迟表示为 $x_i(t)$的形式，并使用定理1来确定UofM延迟边界。请注意，典型BTI/HCI模型可以轻松满足对 $a$、 $b$、 $n_1$ 和 $n_2$ 的限制。要评估定理1中的上界，需要确定 $x_M(t_0)$、$x_M(t_f)$和 $\theta_{i1}$ 的值。对于当前问题，在定理中的时间点 $t= t_0$ 和 $t= t_f$ 评估 $x_M(t)$相当于通过在这些时间点对t执行静态 时序分析来获得预硅电路延迟 $p_i$ ($x_i$)。获取 $a$相当于计算 $n_1$ 的延迟轨迹的 $b$值。要获得$t_0$ 的 $n_2$ ($x_M$)值，我们只需在特定工作负载条件下，单独考虑BTI（HCI）老化影响，评估$x_M$ 在$t_f$ 和 $\theta_{i1}$ 时的延迟，并按如下方式计算1和 $x_M$：

从表面上看，方程 (14) 和 (15) 似乎与 $\theta_{i2}$ 无关，但该参数的影响隐藏在$∆x_M(t_f)$ 中。

该定理中相当于通过对C执行静态时序分析，在这两个时 间点获得预硅电路延迟 $D_C^{\text{pre}}(t)$。获取 $\theta_{1i}$相当于计算 $p_i$延 迟轨迹的 $K_B$值。要获得 $p_i$的 $K_B(K_H)$值，我们只需在 特定工作负载条件下，单独考虑BTI（HCI）老化影响， 评估 $p_i$在 $t= t_0$和 $t_f$时的延迟，并按如下方式计算$K_{pi}^B$和 $K_{pi}^H$：

$$
K_{pi}^B= \frac{D_{pi}^{\text{pre},B}(t_f)− D_{pi}^{\text{pre}}(t_0)}{∆f(t_f)} \quad (16)
$$

$$
K_{pi}^H= \frac{D_{pi}^{\text{pre},H}(t_f)− D_{pi}^{\text{pre}}(t_0)}{∆g(t_f)} \quad (17)
$$

其中$D_{pi}^{\text{pre},B}(t)$ ($D_{pi}^{\text{pre},H}(t)$)是仅由于BTI（HCI）老化引 起的在t时对 $p_i$的评估延迟，而 $D_{pi}^{\text{pre}}(t_0)$是时间 $t_0$的硅前 延迟。

总结一下，我们通过使用任何时序分析工具（自研或 商用）在时间 $t_0$和 $t_f$上对使用Sec. II中BTI和HCI老化 模型的CUT执行两次STA评估，从而获得 $D_C(t)$的光滑上界$D_C^{\text{UofM}}(t)$。由于我们必须执行这些硅前STA运行以考虑 现场中使用任何SP或AF值激励的所有部件，因此特定的 工作负载条件对应于悲观地选择这些值。在BTI分析中， 我们假设每个栅极输入的最坏情况SP为1；类似地，在 HCI分析中，我们假设AF为1。对于每条接近关键的路径 $p_i$，可以通过仅在BTI老化条件下进行两次时序评估，使用公式(16)计算该路径的 $K_{pi}^B$值。最后，我们使用定理1来表征 $D_C^{\text{UofM}}(t)$中的常数 $K_C^B$和 $K_C^H$，类似于定理中 $y(t)$的 $\theta_{M1}$和 $\theta_{M2}$ ，从而得到：

$$
∆D_C^{\text{UofM}}(t)= D_C^{\text{UofM}}(t)−D_C^{\text{UofM}}(t_0)= K_C^B ∆f(t)+K_C^H ∆g(t) \quad (18)
$$

其中 $K_C^B ∆f(t)$和 $K_C^H ∆g(t)$分别表示由于BTI和HCI导致 的总延迟退化 $t= t_0$的老化贡献。

ROSC和CUT延迟分析的退化比率 ：ROSC是一个由奇数 个 $2l+ 1$反相器连接成闭环的链路。为简化起见，假设每 个反相器的上升延迟为 $d_r(t)$，下降延迟为 $d_f(t)$，则ROSC的周期众所周知为$(2l+1)(d_r(t)+d_f(t))$。我们将 ROSC的周期 R称为其延迟 $D_R(t)$。

由于ROSC具有50%的信号概率并在每次时钟转换时 翻转，因此其每个门输入端的SP值为0.5，且其AF为1。在流片前阶段，可以对ROSC的老化趋势进行表征，以分 别评估 $K_R^B$ 和 $K_R^H$ 。这需要对ROSC的唯一关键路径进行 考虑老化的时序分析，首先假设仅有BTI老化，然后假设仅有HCI老化，每种情况均在 $t= t_0$和 $t= t_f$ 条件下进行，类似于公式(16)和(17)。ROSC的延迟退化 $∆D_R^{\text{pre}}(t)$的流片前估计以公式(12)的形式获得，如下所示：

$$
∆D_R^{\text{pre}}(t)= D_R^{\text{pre}}(t)− D_R^{\text{pre}}(t_0) = K_R^B ∆f(t)+ K_R^H ∆g(t) \quad (19)
$$

基于计算得到的用于表征公式(18)和(19)的 $K_B$和 $K_H$ 值，我们计算了退化比率 $\xi_C^B$以及被测电路的 $\xi_C^H$和 $C$，分别对应BTI和HCI老化，公式如下：

$$
\xi_C^B= \frac{K_C^B}{K_R^B}
$$

$$
\xi_C^H= \frac{K_C^H}{K_R^H} \quad (20)
$$

上述退化比率仅取决于 $K_B$和 $K_H$值的比率，且与时间无关。

B. 波后硅阶段老化估计在被测电路中从ROSC数据

每个被测电路的退化比率值，相对于其关联的 ROSC，存储在图1所示的片上查找表中。为了在时间 $t$的 后硅阶段使用此查找表，我们将分别测量硅里程表ROSC[12]的BTI和HCI引起的延迟偏移值，分别为 $∆D_R^B (t)$和 $∆D_R^H(t)$。我们从硅里程表ROSC推断出$K_{R}^{\text{post}, B}= ∆D_R^B(t)/∆f(t)$和$K_{R}^{\text{post},H}= ∆D_R^H(t)/∆g(t)$；请注意， 此传感器可以分别测量其自身的BTI和HCI引起的退化。基于此测量结果，我们以类似于公式(18)的方式估计后硅阶段被测电路延迟退化 $∆D_C^{\text{post}}(t)$，如下所示：

$$
∆D_C^{\text{post}}(t)= K_C^{\text{post},B} ∆f(t)+ K_C^{\text{post},H
H} ∆g(t)
= K_R^{\text{post},B} \xi_C^B ∆f(t)+ K_R^{\text{post},H} \xi_C^H ∆g(t) \quad (21)
$$

其中$K_C^{\text{post},B}$和 $K_C^{\text{post},H}$分别对应于后硅阶段被测电路延迟 轨迹中未知的 $K_B$和 $K_H$值，我们希望从ROSC测量中推 断这些值。上述公式似乎表明，公式(20)中定义的 $\xi_C^B$和 $\xi_C^H$也可以表示为：

$$
\xi_C^B= \frac{K_C^{\text{post},B}}{K_R^{\text{post},B}}
$$

$$
\xi_C^H= \frac{K_C^{\text{post},H}}{K_R^{\text{post},H}}
$$

换句话说，尽管流片前阶段和后硅阶段的退化比率由不同 的工作条件表征，但两者是相同的。这一假设在所有实际 应用中都是正确的，下一部分将对此进行解释。

C. 运行条件对退化比率的影响

在现场电路运行期间，当进行上述ROSC测量并估计 CUT延迟偏移时，CUT和ROSC的老化条件与硅前估计时 的条件不同。我们现在关键地考察在这些条件下使用硅前 退化比率的有效性，考虑硅前和后硅阶段之间各个不同因 素的影响：具体包括电路的信号概率和翻转活动因子；系 统性工艺偏差；温度 $T$和供电电压 $V_{dd}$，包括电源门控和 动态电压调节。

电路SP和AF ：公式(20)中的预表征关系使用了老化情况下的最 坏情况SP和AF场景，因此提供了对被测电路延迟的悲观估计。

工艺偏差 ： ROSC 和被测电路的接近性确保了两者具有相似 的系统偏差工艺参数（长度、宽度、氧化层厚度和其他关键尺寸）。因此，被测电路和ROSC之间的主要系统偏差[29][30]非 常相似。结果，公式(12)中被测电路和ROSC的 $K_B$与$K_H$值的工艺依赖性也相似，因此退化比率 $\xi_C^B$和 $\xi_C^H$（即被测电路的 $K_B$与 $K_H$相对于ROSC的比值）实际 上与工艺偏差无关。对于本研究中考虑的多级ROSC和被 测电路，随机偏差的影响也被最小化。

电压和温度变化 ：为了研究 $V_{dd}$和 $T$对这些比率的影响， 有必要分析 $K_B$和 $K_H$，如第II‐C节所述。我们可以分别 从第II‐B节的[32]和公式(3)重写$V_{dd}$、 $T$依赖部分 $K_B$和 $K_H$为：

$$
K_B= \sum_{x\in{n,p}} S_x\psi_{Bx}= \Gamma_BP_B \exp\left( \frac{2E_{ox}}{E_0} - \frac{E_a}{k_BT}\right) S(V_{dd}, T) \quad (22)
$$

$$
K_H=\sum_{x\in{n}} S_x\psi_H= \Gamma_HP_H \exp\left( \frac{E_{ox}}{E_0} - \frac{\phi_{it}}{q\lambda E_m}\right) S(V_{dd}, T) \quad (23)
$$

其中 $P_B$和 $P_H$是组合的工艺相关项，$\Gamma_B$和 $\Gamma_H$表示平 均SPAF条件对BTI和HCI老化的影响，而 $S(V_{dd}, T)$是表 示延迟敏感性随工作条件变化的一般函数，该函数可假设 在PMOS和NMOS中是相似的。 $S$的具体形式对我们的 分析不是必需的。

对于BTI，其对 $V_{dd}$的依赖性包含在项 $S(V_{dd}, T)$和$E_{ox}= \frac{V_{dd} −V_{th}}{T_{ox}}$ 中，而与 $T$的关系则在公式(22)的$\exp\left(− \frac{E_a}{k_B T}\right)$ 项中明显体现。对于HCI老化，其对 $V_{dd}$的依赖性 体现在 $S(V_{dd}, T)$以及公式(4)中的 $E_m$中，而与 $T$的变化趋 势则隐含在公式(5)的 $V_{dsat}$项中，该公式被引用在 $E_m$的方 程中。

通过结合方程(12)、(22)和(23)，可以获得栅极延迟 偏移。对于任何路径， $X$，其可能是被测电路的近关键 路径， $p_i$，或ROSC的单一路径， $r$， $R$，我们可以分别用 $∆D_X^B(t)$和 $∆D_X^H(t)$表示其由于BTI和HCI引起的实际 延迟退化，具体如下：

$$
∆D_X^B(t)= K_X^B ∆f(t)= K_X^B F_B(V_{dd}, T)∆f(t) \quad (24)
$$

$$
∆D_X^H(t)= K_X^H ∆g(t)= K_X^H F_H(V_{dd}, T)∆g(t) \quad (25)
$$

其中， $K_X^B$ 和 $K_X^H$ 分别表示路径的 $K_B$和 $K_H$值， $X$，而 $K_X^B$ 和 $K_X^H$ 分别表示在BTI和HCI老化下，沿 $X$增加 栅极延迟的$(V_{dd}, T)$无关效应。函数 $F_B(.)$和$F_H(.)$分别表 示BTI和HCI的$(V_{dd} , T)$相关项，如下所示：

$$
F_B(V_{dd}, T)= \exp\left( \frac{2E_{ox}}{E_0} - \frac{E_a}{k_B T}\right) S(V_{dd}, T) \quad (26)
$$

$$
F_H(V_{dd}, T)= \exp\left( \frac{E_{ox}}{E_0} - \frac{\phi_{it}}{q\lambda E_m}\right) S(V_{dd}, T) \quad (27)
$$

定理2 对于给定的被测电路 $C$，设 $p_f$和 $p_0$分别为在时间 $t_f$和 $t_0$处的关键路径， $r$为ROSC中的唯一路径。在 $C$的所有 近关键路径中，设 $p_m$为具有 $K_B$最大值的路径。那么，

1) 被测电路 $C$的退化比率 $\xi_C^B$与供电电压 $V_{dd}$和温度 $T$无 关。

2) 退化比率 $\xi_C^H$具有以下依赖关系：

$$
\xi_C^H= \frac{∆D_{p_f,p_0}(t_0)+∆K_{p_f,p_m}^B F_B(V_{dd}, T)∆f(t_f)}{K_r^H F_H(V_{dd}, T)∆g(t_f)} + \frac{K_{p_f}^H}{K_r^H} \quad (28)
$$

其中$∆D_{p_f,p_0}(t_0)= D_{p_f}(t_0)−D_{p_0}(t_0)$是路径 $p_f$和 $p_0$ 在 $t= t_0$, $∆K_{p_f,p_m}^B=K_{p_f}^B −K_{p_m}^B$处的延迟差值。因子 $K_X^B$和 $K_X^H$对于 $X \in{p_f,p_m, r}$的定义如方程(24)和 (25)所述，函数 $F_B(V_{dd}, T)$和 $F_H(V_{dd}, T)$则分别定义于方程 (26)和(27)。

该定理的正式证明见附录B，以提高可读性。

根据定理2， $\xi_C^B$与 $V_{dd}$和 $T$无关，而 $\xi_C^H$并非如此。因此，假设 $\xi_C^H$的$(V_{dd}, T)$独立性将导致由于HCI而使老 化估计产生一定误差，根据公式(28)并结合工作条件可知， 该误差可以被一个最大值所限制。然而实际上，近关键路 径具有相似的延迟特性（即， $D_{p_0}(t_0) \approx D_{p_f}(t_0)$），以及相似的老化趋势（即， $K_{p_f}^B \approx K_{p_m}^B$），因此定理2中公式(28)的 $\xi_C^H \approx \frac{K_{p_f}^H}{K_r^H}$也是如此。所以，考虑 $\xi_C^H$的$(V_{dd}, T)$独立性时所产生的误差也是可以忽略的。因此，在本文的 其余部分，我们假设 $\xi_C^B$和 $\xi_C^H$均与 $V_{dd}$和 $T$无关。

动态电压调节和 $V_{dd}$门控 ： 需要注意的是，只要ROSC和 被测电路受到相同的 $V_{dd}$变化影响，上述分析就成立。因 此，这种分析不仅适用于电源噪声波动（由于被测电路与 其邻近的ROSC具有空间局部性，因此噪声相同），也适 用于 $V_{dd}$由动态电压调节或 $V_{dd}$门控引起的波动。

因此，退化比率实际上与PVT变化、故意的供电电压 变化以及时间无关，仅需在整个电路寿命期间进行一次表 征，即可在后硅阶段基于ROSC测量，假设最坏情况 SPAF工作负载，获得其悲观的延迟估计。

IV. 传感器重新校准和老化估计

虽然第III节中描述的ROSC能够跟踪CUT中的PVT变 化、电压缩放和 $V_{dd}$ 门控，但它本质上无法跟踪CUT中 SPAF的变化。因此，对ROSC数据的解释必须假设 SPAF设置对应于CUT中最坏情况老化。这可能导致对电 路性能的悲观估计，并可能低估电路延迟超过10％，如第 五节所述。

本节提出的方案通过在现场不频繁地直接测量CUT的 实际延迟，从而补充了来自ROSC的数据。通过这些测量 收集到的信息用于重新校准ROSC老化与CUT老化之间的 关系。简而言之，我们将对CUT不频繁的延迟测量与廉价 且更频繁的ROSC测量相结合，以获得更准确的CUT延迟 估计。这使得在实际应用中可以根据各个芯片的老化方式， 针对其特定的应力环境对ROSC测量进行个性化调整。

我们的方法通过基于被测电路测量数据重新校准退化 比率 $K_B$和 $K_H$，使得ROSC测量能够更准确地映射到被 测电路延迟估计。该改进方案使用图1所示的查找表来存 储退化比率，并使用Test Patterns模块来存储确定电路延 迟退化所需的测试模式。

A. 基于芯片后测量的被测电路延迟边界

我们通过图3说明该方案。在所有可能的工作负载下，悲观的延迟退化轨迹由UofM边界 $D_C^{\text{UofM}}(t)$给出。然而， 对于运行特定工作负载的特定芯片，实际延迟退化遵循$D_C^a(t)$所示的曲线；根据定义，该曲线必须位于UofM边 界下方。为了修正这一差异，在一组测量时刻 $t= t_{m0}$ , · · ·, $t_{m3}$，通过对电路进行直接测量，并适当地重新校准$K_C^B$和 $K_C^H$，从而获得更准确的预测结果，如$D_C^{\text{re}}(t)$所示。

直到第一个测量时刻， $t_{m1}$ , $D_C^{\text{re}}(t)$ 精确遵循 UofM边界。此时，该边界被降至测得的延迟值，此后点 的延迟轨迹必须进行预测。对未来活动的任何此类推断都必须在不了解工作负载的情况下进行，因此 $D_C^{\text{re}}(t)$ 曲线在 $t_{m1}$ 之后必然假设为最坏情况老化。实际老化曲线将位于此边界之下，在下一个测量时刻 $t_{m2}$ ，会重新校准以匹配测得的值，依此类推。因此， $D_C^{\text{re}}(t)$ 曲线比 UoM曲线 $D_C^{\text{UofM}}(t)$更接近实际老化曲线 $D_C^a(t)$。

可以使用现有的多种方案之一在被测电路上进行延迟测 量，例如基于路径的环形振荡器延迟移位电路，或采用[9]中 描述的技术。这些技术通常使用存储在片上存储器中的输入 向量，并通过测试控制器获取成对的这些向量以执行延迟测 试。用于激励被测电路接近关键路径的此类模式的数量以测量最坏情况延迟，足够小，并且相关测试控制器的硬 件开销小于0.01%，如[22]中所述。图1中的 Test patterns 模块因此抽象了为电路模 块附加的用于真实延迟测量的整个电路。

以下结果提供了两个上界，以获得 $t \in[t_{mj}, t_{mj+1}]$的$D_C^{\text{re}}(t)$。

定理3 设${t_{m0}, \cdots, t_{mN−1}}$为在该时刻对退化比率重新校 准的 $N$测量时刻，且$t_{mN}= t_f$，并设

$$
∆f_j(t)= f(t)− f(t_{mj})
$$
$$
∆g_j(t)= g(t)− g(t_{mj})
$$

在每次测量时刻之后，重新校准后的延迟上限，即 $D_C^{\text{re}}(t)$，可通 过以下方式获得。

对于 $0 \le t< t_{m1}$， $D_C^{\text{re}}(t)= D_C^{\text{UofM}}(t)$ (29)

对于$t_{mj} \le t \le t_{mj+1}, j> 1$， $D_C^a(t)$上的两个上界为：

(I)
$$
D_{C,I}^{\text{re}}(t)= D_C^a(t_{mj}) + K_I^B∆f_j(t)+ K_{II}^H ∆g_j(t) \quad (30)
$$
如果 $p_x={p_i \in S_{NC}|\ D_{pi}^{\text{pre}}( t_{mj+1}) − D_{pi}^{\text{pre}}( t_{mj})$ 被最大化$}$,
$$
K_I^B= K_{p_x}^B \quad K_I^H= K_{p_x}^H
$$
其中$S_{NC}$是 $C$的近关键路径集合，且 $D_{pi}^{\text{pre}}( t)= D_{pi}^{\text{pre}}( t_0)+K_{pi}^H∆g(t)$为路径 $p_i \in S_{NC}$的最坏情况下的硅前延迟估计。

(II)
$$
D_{C,II}^{\text{re}}(t)= D_C^a(t_{mj}) + K_{II}^B ∆f_j(t)+ K_{II}^H ∆g_j(t) \quad (31)
$$
$$
K_{II}^B= \max_{p_i\in S_{NC}} (K_{pi}^B),
$$
$$
K_{II}^H=\frac{[D_C^{\text{UofM}}(t_{mj} +1) − D_C^a(t_{mj})] − K_{II}^B ∆f_j(t_{mj} +1)}{∆g_j(t_{mj} +1)},
$$
其中 $K_{pi}^B$是路径 $p_i$的 $K_B$值。

为了使用定理3进行 $j> 1$，我们选择在时间 $t_{mj} +1$ 更 紧的界。我们如下选择 $K_{C,j,B}$和 $K_{C,j,H}$：

• If $D_{C,I}^{\text{re}}(t_{mj} +1) \ge D_{C,II}^{\text{re}}(t_{mj} +1)$ , then
  $$
  K_{C,j,B} = K_I^B \quad K_{C,j,H} = K_I^H \quad (32)
  $$
• 否则
  $$
  K_{C,j,B} = K_{II}^B \quad K_{C,j,H} = K_{II}^H \quad (33)
  $$

定理3中上界的证明见附录C。因此，对于 $t \in[t_{mj} , t_{mj} +1], j \ge 1$，
$$
D_C^{\text{re}}( t)= D_C^a(t_{mj})+ K_{C,j,B} ∆f_j(t)+ K_{C,j,H} ∆g_j(t) \quad (34)
$$

直观上，情况I提供了一个上界的候选，但如果该上界超 过UofM预测，则情况II提供更精确的估计。

使用当前方案对单个测量时刻（不包括 $t_{m0}$ ）进行延 迟估计的示例如图4所示。mem ctrl和i2c这两个电路来 自IWLS’05基准测试套件[33], ，并在 125 ◦C和1.2V下 施加应力。实际延迟曲线是通过一组模拟运行时SPAF值 以及第II节中描述的老化模型获得的。对于mem ctrl， 适用案例I，但对于i2c，案例I的边界超过了UofM边界。因此，应用情况II以获得更优的边界，如图4所示。

B. 被测电路中重新校准后老化估计

在本节中，我们展示如何修改第III‐B节中的老化估计 方案以引入重新校准。在每个测量时刻 $t_{mj}$，我们测量被测电路和ROSC的延迟，分别表示为 $D_C^a(t_{mj})$和 $D_R^a(t_{mj})$。根据上一节案例I中描述的方法（情况II不会出现在ROSC中，因为它只有一条路径），将ROSC的$K_B$和 $K_H$ 值重新校准为$K_{R,j,B}$和$K_{R,j,H}$。类似地，通过测量电路，我 们应用定理3来确定其在间隔$[t_{mj} , t_{mj+1}$内的 $K_{C,j,B}$和$K_{C,j,H}$值。然后我们在每次 $t_{mj}$之后修改公式(20)：

$$
\xi_{C,j,B}= \frac{K_{C,j,B}}{K_{R,j,B}}
$$

$$
\xi_{C,j,H}= \frac{K_{C,j,H}}{K_{R,j,H}} \quad (35)
$$

其中$\xi_{C,j,B}$和$\xi_{C,j,H}$是重新校准后的退化比率，需要在每次测量时 刻与实际的被测电路延迟 $D_C^a(t_{mj})$ 在 $t_{mj}$ 处一起更新到查找表中。

上述过程会更新用于$[t_{mj} , t_{mj} +1$ 中上界的参数。请注意，该过程在电路的寿命期间只需不频繁地应用。更频繁 的操作是仅测量ROSC，并利用该界的参数来估计被测电 路的延迟。接下来我们将解释如何执行此操作。

基于ROSC测量结果以及在时间 $t_{mj}$ 时存储的ROSC延 迟，我们首先利用硅里程表[12]，得到在 $t$和 $t_{mj}$ 之间由 于BTI和HCI老化引起的ROSC延迟退化分别为$∆D_{R}^{B,j}(t)$和$∆D_{R}^{H,j}(t)$。然后，我们从这些测量值中推断出 $K_{R}^{\text{post}, B} = \frac{∆D_{R}^{B,j}(t)}{∆f_j(t)}$和 $K_{R}^{\text{post},H} = \frac{∆D_{R}^{H,j}(t)}{∆g_j(t)}$。随后， 我们得到被测电路延迟退化为：

$$
∆D_{C}^{\text{post},j}(t)= K_{C}^{\text{post},B} ∆f_j(t)+ K_{C}^{\text{post},H} ∆g_j(t)
= \xi_{C,j,B} K_{R}^{\text{post},B} ∆f_j(t)+ \xi_{C,j,H} K_{R}^{\text{post},H} ∆g_j(t) \quad (36)
$$

其中 $K_{C}^{\text{post},B}$和 $K_{C}^{\text{post},H}$分别对应于每次测量时刻后 CUT延迟轨迹的$K_B$和 $K_H$值，我们通过频繁的ROSC测 量推断出这些值。

注意，这些操作与第III‐B节中的操作类似，不同之处在 于退化是相对于 $t_{mj}$处的延迟，而不是 $t_0$ 。因此，通过将存 储在查找表中的时间 $t_{mj}$时测得的延迟 $D_C^a(t_{mj})$与 $∆D_{C}^{\text{post},j}(t)$相加，可以得到重新校准后的被测电路延迟估计值$D_{C}^{\text{post}}(t)$。

V. 实验结果

本文中提出的思想在来自ISCAS’89[34],、ITC’ 99[35],和IWLS’05[33]基准测试套件的一组代表性电路上 进行了验证。由于45nm工艺的各种模型参数和 $V_{th}$老化方 程在公共领域已有详细记录，因此这些电路采用了 NanGate 45nm开放单元库 [36]进行综合。通过晶体管级 HSPICE仿真，对库中每个门电路的标称延迟、输出转换速 率以及延迟对 $V_{th}$ NMOS和PMOS器件（包括上升和下降转 换）变化的敏感性进行了表征，并使用Synopsys设计编译器 [37]对电路进行综合。仿真在 125◦℃和1.2V条件下进行。

尽管在我们的实验中使用了RD模型来表示BTI老化，以展示 所提出方法的适用性，但当BTI老化符合CT模型中描述的随 时间对数函数变化规律时，该方法同样有效。假设每个被测 电路的寿命为 $t_f$，当BTI和HCI效应均显著时，我们考虑的 时间为10年 [26],，并考虑 $t_0= 0$。

不同制造电路之间的差异主要体现在它们由于工艺和 环境效应以及与其使用相关的不同SPAF值所经历的变化。如第III‐C节所述，工艺和环境变化的影响是微乎其微的， 因此主要差异在于SPAF值。某些电路可能会频繁地使用 被测电路（CUT），并对应活跃SPAFs，而另一些电路可 能使用频率较低，并可能对应非活跃SPAFs。因此，我们 可以使用SPAF值来建模电路在现场中的使用方式。在我们的实验中，假设被测电路每个输入端的信号概率（SP） 和翻转活动因子（AF）均为1，以模拟最坏情况工作负载。在实际工作负载中，输入SP通常偏向于0或1；因此，为了 模拟这种工作负载，我们从双峰分布中生成了SP值，其峰 值位于SP = 0.1和SP =0.9，并与[38],保持一致，同时将 输入AF设置为 $2s(1−s)$，其中 $s$是该输入的SP值。为了 生成被测电路在时间上的实际延迟值样本，我们生成了这 些输入SP和AF的样本，并将其传播到电路的内部节点， 然后使用这些SPAF值在其上执行考虑老化的静态时序分 析（aging‐aware STA），以模拟电路在实际工作负载下 的老化情况。考虑老化的静态时序分析引擎是使用C++开 发的，实验是在一台配备3GHz Intel® CoreTM2 Duo CPU E8400处理器的64位Ubuntu服务器上进行的。

尽管我们并未在硅片上实现该方法，但我们的老化模 型基于可靠性领域广泛接受的方法，并且已被其他研究人 员通过实验硅测量所验证。

A. 使用UofM边界通过ROSC进行老化估计

通过对基准电路在最坏情况工作负载假设下进行考虑老 化的静态时序分析并使用定理1，我们获得了基准电路的 $K_B$和 $K_H$ 值，其名称和门数量 |G|列在表II的前两列中。我们 还通过使用第III‐A节中描述的技术，获得了对应于33级ROSC传感器的 $K_B$ 和 $K_H$ 值[12]。退化比率 $\xi_C^B$ 和 $\xi_C^H$ 分 别列在表II的第三列和第四列中。用于生成每个电路的退化比率 的运行时间（以秒为单位），即 $\tau$，列在第五列中。老化后的被测电路的估计硅后延迟 $D_C^{\text{post}}（t）$，通过将退化比 率与ROSC的延迟退化相乘，并将结果与被测电路的标称延迟$D_C^{\text{pre}}（t_0）$相加以获得。

我们方案的准确性通过被测电路延迟与在 $n$时间点上 估计的硅后延迟之间的均方根误差进行评估， $t_j \in[t_0, t_f]$， 并用 $∆E_{rms}$表示，如下所示：

$$
∆E_{rms}= \sqrt{ \frac{1}{n} \sum_{j=1}^n( D_C^{\text{post}}(t_j)− D_C(t_j))^2 }, \quad t_j \in[t_0, t_f] \quad (37)
$$

其中 $D_C(t)$是CUT在最坏情况工作负载下的实际延迟，误 差每半年间隔采样一次。表II的最后一列列出了每个电路 的 $∆E_{rms}$ ，以百分比形式表示。

表II 来自硅前分析的退化比率

被测电路， C	|G|	$\xi_C^B$	$\xi_C^H$	$\tau(s)$	$∆E_{rms}$
内存 控制	6086	1.98	2.35	30	0.001%
写回 直接内存 访问	2313	1.19	1.61	15	0.096%
ac97控制	8422	1.01	1.49	41	0.003%
i2c	550	1.07	1.28	7	0.028%
aes核心	23104	1.19	1.79	82	0.505%
b15	5581	2.90	3.51	28	0.091%
b17	16531	2.84	3.40	75	0.001%
b20	21625	5.92	9.73	85	0.706%
b21	21661	6.25	8.28	86	0.501%
b22	32513	6.49	8.57	125	0.033%
s5378	692	0.72	0.99	9	0.492%
s13207	594	0.83	0.86	8	0.001%
s15850	340	0.91	0.85	6	0.001%
s38417	4615	1.12	1.86	28	0.558%
s38584	4633	1.21	1.25	26	0.001%

显然，估计的延迟与实际延迟非常吻合，因为 $∆E_{rms}$值可以忽略不计。此外，大型基准电路较短的运 行时间表明我们的方法速度快，因此可扩展到实际电路。

接下来，我们研究退化比率的$(V_{dd}, T)$‐独立性假设对 第III‐C节中所述老化估计的影响。为此，我们使用表II中 计算得到的每个电路 $C$在特定$(V_{dd}, T)$条件（1.2V， 125◦ C）下的 $\xi_C^B$ 和 $\xi_C^H$ ，将其与在不同$(V_{dd}, T)$条件下获得的 ROSC延迟退化相乘。与之前类似，我们将结果加到被测 电路的标称延迟上，以估计其在这些新工作条件下的硅后延迟$D_C^{\text{post}}(t)$。对于一组代表性基准电路，我们在图5中绘 制了在寿命结束时 $t_f = 10$年、在多种$(V_{dd}, T)$值下、最 坏情况工作负载下的实际延迟值以及相应的估计延迟$D_C^{\text{post}}(t)$。估计延迟与实际值非常吻合。

在所有九种组合中均如此。因此，退化比率实际上与 $V_{dd}$和 $T$无关，只需针对每个电路在单一的（$V_{dd}$， $T$）下计算它们即可。

B. 波 st-recalibration CUT aging estimation f rom R OSCs

尽管之前的方法非常易于实现，并且实际上无需额外的 设计工作和开销即可提供足够好的电路老化指示，但我们可 以通过一些额外的电路来获得更好的老化估计，该电路用于 传感器重新校准，包括被测电路测量和更新查找表，这需要 稍多一些设计工作。

1) 速度浪费因子 ：为了观察传感器重新校准的优势，我 们首先基于最坏情况工作负载假设的固有悲观性定义一个度 量。为此，我们在基准电路上执行蒙特卡洛模拟，使用500 组实际的SP和AF值，以获得它们在500种不同工作负载下的 延迟随时间变化的趋势。每次模拟对应于一个实际输入SP和 AF的样本，该样本在整个电路中传播以生成内部节点的SP和 AF，并将其转换为每个栅极的延迟退化数值。对于 $i$th蒙特 卡洛运行的电路，我们定义其速度浪费因子（SWF），即 SWF($i, t$)，在时间 $t$时以百分比表示为：

$$
SWF(i, t)= \frac{F_i(t)−F_{pre}(t)}{F_i(t)} \quad (38)
$$

其中， $F_{pre}(t)$ 是在流片前阶段基于最坏情况工作负载假 设所设定的工作频率，而 $F_i(t)$ 是被测电路在时间 $t$下无 任何时序违例且能正确工作的最大频率，对应于由 $i$th 蒙特卡洛样本表征的工作负载。如果已知被测电路的精确 工作负载，则可将其工作频率设置为大于 $F_{pre}(t)$的 $F_i(t)$。然而，由于工作负载未知，因此考虑最坏情况老化场 景，将工作频率设为 $F_{pre}(t)$，以确保被测电路在其寿命 期间在老化影响下仍能正常工作。因此，SWF 表示在假设被测电路处于最坏情况工作负载时被放弃的性能裕量， SWF越低，被测电路的 性能越好。

为了观察被测电路整个寿命期间的累积浪费，我们进一 步定义了一个向量SWF，其 $i$th元素SWF($i$)是在被测电路寿 命期间的时间点 $t= t_j$上，SWF($i, t$)的采样平均值，即：

$$
SWF(i)= \frac{1}{n} \sum_{j=1}^{n} SWF(i, t_j), \quad t_j \in[t_0, t_f] \quad (39)
$$

其中 $i= 1, \cdots, 500$对应于500个模拟的工作负载场景。

一组基准电路在无传感器重新校准情况下的SWF的均 值及范围（最小值到最大值）由图6中的第一组条形表示。该组条形对应于在被测电路寿命开始时仅进行一次测量的 情况，即工作频率在流片前阶段确定。该组条形的平均高 度为8.78%。换句话说，如果老化传感器的校准假设了一 个悲观的最坏情况电路工作负载，则电路将以比其实际能 力平均慢8.78%的频率运行，从而产生不必要的功耗/面 积开销。我们旨在通过不频繁的被测电路延迟测量（第四 节）实现传感器重新校准，以降低这种悲观性。

2) 测量时刻的选择 ：在电路寿命期间选择测量时刻对 于确定悲观性降低的程度至关重要。针对在电路寿命期间单个测量时刻 $t_{m1}$ 的不同选择，我们绘制了在蒙特卡洛模 拟下多个基准电路的SWF统计结果，如图6所示