FPGA Debug经验之谈

     这段时间由于在FPGA调试上蛮心累，编译一把要3个小时左右，工程逻辑资源多且复杂，不得不通过调整思路来提高Debug效率：

    本人基本要求按文档、仿真、调试来贯穿整个项目，最终上板调试基本几把就能搞定，前期设计全局考虑占比80%，后面上板调试占比20%。

1.    文档记录

    文档记录分设计文档、工程文件夹和版本管理：

• 设计文档以图文为主，记录构思整个设计的框图；

• 工程文件夹要求从始至终按要求放置相关内容（这个一般由公司管理者制定）；

• 版本管理要求文档代码所有相关改动都有时间、项目、修改内容详细记录。

2.    仿真平台