5、MIMO检测芯片研究现状与动态可重构芯片技术解析

MIMO检测芯片研究现状与动态可重构芯片技术解析

1. MIMO检测芯片研究现状

在MIMO检测芯片研究方面，存在一种四层双向交错架构。该架构包含匹配滤波通道矩阵（J MEM）、干扰消除处理单元（PE）、星座处理单元（PE）等部分。芯片还配备了用于生成时钟的PLL、存储测试向量的测试存储器以及I/O端口。

在0.9V电压下，芯片工作频率为425MHz，功耗为221mW。通过采用架构技术、动态精度控制和门控时钟技术，MPD功耗降低了70%，每比特能耗降低了52%。启用芯片上的先进终止技术后，检测平均分别经过5.7、5.2和4.9次迭代，以实现不同性能（23、25和27dB SNR），每个移动用户的数据吞吐量达到2.76Gbit/s。通过部署多个MPD模块并应用交错技术，可进一步提高大规模MIMO的数据吞吐量。

然而，传统MIMO检测芯片存在一些局限性：
- 基于ISAP的MIMO检测芯片 ：虽然具有强大的指令集和灵活的架构，支持不同算法，但指令集架构与MIMO检测芯片的匹配度不高，无法进行定制。这导致处理速率低、数据吞吐量低和延迟高。而且它完全基于传统MIMO系统，规模远小于未来无线通信中的大规模MIMO系统。随着需要处理的数据呈指数级增长，系统无法实时处理数据，数据吞吐量降低，单位面积功耗增加，短期内难以解决，这将限制其在未来无线通信系统中的应用。
- 基于ASIC的MIMO检测芯片 ：它是根据不同的MIMO检测算法设计的定制硬件电路。在电路定制过程中，会考虑不同算法的特点来优化电路，因此具有高数据吞吐量、低延迟、单位面积功耗小和高能效等优点。但随着MIMO检测算法的不断发展，通信算法