verilog代码连线集成工具的实践

最新推荐文章于 2025-07-22 12:55:31 发布
最新推荐文章于 2025-07-22 12:55:31 发布
阅读量1.4k 收藏 10
点赞数 34
CC 4.0 BY-SA版权
分类专栏： 芯片开发随笔 文章标签： python 嵌入式硬件 单片机 fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/flashman911/article/details/144570799

目录

引言

代码解析

解析器的需求

数据结构

基础class

集合class：

界面

模块例化里界面

连线界面

连线界面示例

消息传递

引言

工作中经常需要开发很多自动化的脚本或者小工具来提升开发效率。在没有读《Cad Frameworks: Principles And Architecture》之前，这些脚本或者工具的开发，只是按照功能需求，用各种function和变量、类堆砌而成。但是随着脚本代码规模的增加，脚本就像一个打满补丁的轮胎，每迭代一次，都很恼火。

最近刚好完成一个公司内部的自动连线工具，在开发前按照书中的结构划分，照猫画虎做了类似的分层设计。目前迭代很多版，修改起来比以前轻松很多。回看书中的framework，有多了一些认知，对这本1994年初版的书心中默默点了个赞。

此外，还要感谢pyverilog的作者，从他的代码中借鉴了部分数据结构。

代码解析

代码解析直接使用开源的解析工具。然后从工具中提取需要的数据，组成module的数据结构。

解析器的需求

  1. 支持宏定义的展开

  2. 支持提取parameter的名字和值。目前用的verilog-perl只能提取parameter的定义字符，对于parameter之间的嵌套引用，还需要自己处理。

  3. 支持端口名、位宽、方向等信息

  4. 支持按照定义的顺序获取端口信息

目前在用verilog-perl，基本上满足端口解析的需求。

解析结果通过转换为xml或者json，提供给自研的工具进行读取。

使用json作为中间格式，除了便于调试，还便于以后切换不同的编译

最低0.47元/天 解锁文章

200万优质内容无限畅学
（161）SystemVerilog[连线功能]
m0_46498597的博客
04-11 253
第一，SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。第二，SystemVerilog是Verilog语言的拓展和延伸。
python verilog顶层连线_RTL顶层自动连线的秘密武器：Emacs verilog-mode介绍（VIM也可以用）...
weixin_28837817的博客
02-09 3263
RTL顶层自动连线听说过吗？想学吗？我们今天就来介绍自动连线的神器——emacs verilog-mode。emacs是什么？江湖流传版：传说中神的编辑器。维基百科版：Emacs(Editor MACroS，宏编辑器)，最初由Richard Stallman于1975年在MIT协同Guy Lewis Steele Jr.共同完成。verilog-mode是什么官网的介绍Verilog-mode.e...
verilog自动例化工具
02-11
例化工具为：auto_inst.exe， 可以把下面链接的附件中的工具小软件auto_inst.exe拷贝到C:\WINDOWS\system32或在环境变量path设置该工具的所在路径。 然后打开dos的命令行界面，cd到需要例化verilog代码的顶层，输入auto_inst -f 需要例化的顶层文件名； 例如auto_inst -f usb20.v //&port;_begin --------指示生成端口列表 //&instance;("u0", "core\utmi_if.v") -------指示例化模块的例化名及文件相对路径 //&auto;_def -------指示自动生成例化的wire中间变量声明 //®_wire_Begin---------指示自动生成例化wire声明的位置，自动例化生成的wire在//®_wire_Begin 和//®_wire_end之间 //®_wire_end //&inst;_begin---指示自动例化模块的代码生成的位置，自动生成的例化代码在//&inst;_begin和//&inst;_end 之间 //&inst;_end 每次修改被例化的模块或顶层模块的时候，例化自动生成的代码都不需要做任何修改，工具自动用新的代码替换原来的生成的代码。
你觉得哪个软件写verilog体验最好？
nuoweishizi的博客
01-15 1272
Visual Studio Code是一款轻量级的、跨平台的代码编辑器，具有丰富的插件生态系统。一些受欢迎的Verilog插件包括"Verilog HDL"和"SystemVerilog"等，它们提供了语法高亮、代码提示和错误检查等功能。：这是Xilinx公司提供的一款强大的Verilog IDE，用于FPGA设计和开发。它提供了丰富的语法高亮、代码提示和错误检查功能，以及强大的仿真功能。这些是一些常用的Verilog开发环境，它们都提供了不同程度的Verilog编写支持和增强功能。
cache写回法 verilog实现_Gvim是最好用的Verilog代码编辑器
weixin_39574065的博客
11-30 555
标题党！标题党！工具没有最好，只有最适合你的，Verilog行为级描述虽然已经抽象了很多，但是对于大规模的电路设计，Verilog有很多冗余编码逻辑，比如自动定义，自动实例化等等，尤其是做Top集成，上万行的连线，手动连线十分低效，也容易出错。比如现在很多工具上都有提高Verilog代码编写效率的插件，本文是分享的是两个Gvim的自动化插件。我一直有疑惑，这个人用Vim还邦邦的敲鼠标两个...
Xilinx ISE工具详解与FPGA/CPLD设计代码实践
ISE集成的仿真工具可以对HDL代码进行逻辑仿真，模拟实际硬件行为。仿真可以在设计真正被综合和实现到硬件之前发现和修正逻辑错误。 #### 综合 综合是ISE中一个关键步骤，它将HDL代码转化为网表（Netlist），即一...
FPGA Verilog HDL学习与实践：代码分享
- FPGA配置文件包含了逻辑块的配置信息和内部连线的定义，这些定义是根据Verilog HDL代码生成的。 4. 学习资源分析： - 标题中的"FPGA verilog_fpga Verilog HDL"表明所包含的资源主要面向FPGA设计和Verilog HDL...
数字集成电路设计（一、Verilog HDL数字集成电路设计方法概述）
y_u_yu_yu_的博客
11-12 2504
Verilog HDL数字集成电路设计方法概述
Verilog数字钟（自动计时+手动校时+倒计时+整点报时+LCD显示）附完整源代码、详细注释和word报告.zip
07-29
在硬件层面，FPGA的可编程逻辑单元（LEs）和布线资源被映射到Verilog代码中的逻辑门和连线，实现数字钟的硬件实现。 四、LCD显示 LCD显示器是用户与系统交互的主要界面，通过串行接口接收来自数字钟的显示数据，将...
芯片开发开源寄存器工具 使用python生成寄存器
05-31
芯片开发开源寄存器工具 使用python生成寄存器
自动例化verilog模块的python脚本
02-15
自动例化verilog模块的python脚本
gen_link RTL定层自动互连工具
07-15
用于verilog RTL顶层集成的工具
emacs verilog-mode方式实现verilog实例化集成
热门推荐
学而不思则罔，思而不学则殆
07-09 1万+
背景介绍 AUTOINST和AUTOWIRE的应用 背景介绍emacs默认自带verilog-mode插件，不仅仅支持语法高亮、代码段自动补全等功能，核心应用还有/*AUTOXXX*/。 IC顶层集成，最常见的工作就是实例化和端口线网的连接。可以利用/*AUTOINST*/和/*AUTOWIRE*/节省很多工作量，减少出错可能性。AUTOINST和AUTOWIRE的应用下面是示例。用到的技巧包括：
Pyverilog项目推荐
gitblog_01044的博客
11-06 374
Pyverilog项目推荐 项目基础介绍和主要编程语言 Pyverilog是一个基于Python的开源硬件设计处理工具包，专门用于Verilog HDL（硬件描述语言）。该项目的主要编程语言是Python，旨在为硬件设计提供强大的处理能力。 项目核心功能 Pyverilog项目包含以下核心功能： 代码解析器（Code Parser）：能够解析Verilog HDL源代码，生成抽象语法树（AST）...
Pyverilog 常见问题解决方案
gitblog_00437的博客
11-06 1057
Pyverilog 常见问题解决方案 项目基础介绍 Pyverilog 是一个开源的硬件设计处理工具包，专门用于 Verilog HDL（硬件描述语言）。该项目的主要编程语言是 Python。Pyverilog 提供了代码解析、数据流分析、控制流分析和代码生成等功能，使用户能够基于此工具包创建自己的设计分析器、代码翻译器和代码生成器。 新手使用注意事项及解决方案 1. 环境配置问题 问题描述：新手...
【工具使用】EMACS的verilog_mode脚本
Maaaa的博客
07-17 818
在做集成工作的时候，集成连线估计是一件比较繁琐且容易出错的事情，连线类型定义出错、位宽问题、连线众多等等问题，此时使用由Veripool带来的verilog_mode简直是令人神清气爽。然后上个简单的例子，在emacs（类似gvim的编辑器）中按Ctrl C然后按Ctrl A就能开始自动生成，Ctrl C 然后按Ctrl K就恢复到没有自动生成的模式。下面直接上官网连接：(英文好的直接看这个吧非常详细的)俗话说不会玩连连看的工程师不是一个好的SoC工程师。
python 生成verilog module top level
cltong的博客
10-03 1755
在优快云上有两篇文章介绍生成顶层测试文件 https://blog.youkuaiyun.com/qq_16923717/article/details/77746503 Python初体验之简单TestBench自动生成+Verilog模块信号提取 https://blog.youkuaiyun.com/weixin_45342712/article/details/99632229 利用python自动生成...
pytorch中的torch.compile是如何加速vLLM大模型推理的？
最新发布
goodgood_UP的博客
07-22 508
torch.compile 通过将 PyTorch 代码 JIT（just in time） 编译为优化的内核，使 PyTorch 代码运行得更快，同时只需极少的代码更改。简单来说，torch.compile 利用 PyTorch 2.0 引入的动态图捕获（TorchDynamo）和图形编译（TorchInductor 等后端）技术，将模型的前向计算图转换为高度优化的低级代码（包括融合的GPU内核等），从而减少解释执行的开销。这种编译在模型第一次运行时会进行：它捕获模型的计算图并进行编译优化，因此。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

flashman911

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值