verilog代码连线集成工具的实践

最新推荐文章于 2025-07-20 09:17:51 发布
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#python #嵌入式硬件 #单片机 #fpga开发

目录

引言

代码解析

解析器的需求

数据结构

基础class

集合class：

界面

模块例化里界面

连线界面

连线界面示例

消息传递

引言

工作中经常需要开发很多自动化的脚本或者小工具来提升开发效率。在没有读《Cad Frameworks: Principles And Architecture》之前，这些脚本或者工具的开发，只是按照功能需求，用各种function和变量、类堆砌而成。但是随着脚本代码规模的增加，脚本就像一个打满补丁的轮胎，每迭代一次，都很恼火。

最近刚好完成一个公司内部的自动连线工具，在开发前按照书中的结构划分，照猫画虎做了类似的分层设计。目前迭代很多版，修改起来比以前轻松很多。回看书中的framework，有多了一些认知，对这本1994年初版的书心中默默点了个赞。

此外，还要感谢pyverilog的作者，从他的代码中借鉴了部分数据结构。

代码解析

代码解析直接使用开源的解析工具。然后从工具中提取需要的数据，组成module的数据结构。

解析器的需求

  1. 支持宏定义的展开

  2. 支持提取parameter的名字和值。目前用的verilog-perl只能提取parameter的定义字符，对于parameter之间的嵌套引用，还需要自己处理。

  3. 支持端口名、位宽、方向等信息

  4. 支持按照定义的顺序获取端口信息

目前在用verilog-perl，基本上满足端口解析的需求。

解析结果通过转换为xml或者json，提供给自研的工具进行读取。

使用json作为中间格式，除了便于调试，还便于以后切换不同的编译

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02-11
例化工具为：auto_inst.exe， 可以把下面链接的附件中的工具小软件auto_inst.exe拷贝到C:\WINDOWS\system32或在环境变量path设置该工具的所在路径。 然后打开dos的命令行界面，cd到需要例化verilog代码的顶层，输入auto_inst -f 需要例化的顶层文件名； 例如auto_inst -f usb20.v //&port;_begin --------指示生成端口列表 //&instance;("u0", "core\utmi_if.v") -------指示例化模块的例化名及文件相对路径 //&auto;_def -------指示自动生成例化的wire中间变量声明 //®_wire_Begin---------指示自动生成例化wire声明的位置，自动例化生成的wire在//®_wire_Begin 和//®_wire_end之间 //®_wire_end //&inst;_begin---指示自动例化模块的代码生成的位置，自动生成的例化代码在//&inst;_begin和//&inst;_end 之间 //&inst;_end 每次修改被例化的模块或顶层模块的时候，例化自动生成的代码都不需要做任何修改，工具自动用新的代码替换原来的生成的代码。
你觉得哪个软件写verilog体验最好？
nuoweishizi的博客
01-15 1274
Visual Studio Code是一款轻量级的、跨平台的代码编辑器，具有丰富的插件生态系统。一些受欢迎的Verilog插件包括"Verilog HDL"和"SystemVerilog"等，它们提供了语法高亮、代码提示和错误检查等功能。：这是Xilinx公司提供的一款强大的Verilog IDE，用于FPGA设计和开发。它提供了丰富的语法高亮、代码提示和错误检查功能，以及强大的仿真功能。这些是一些常用的Verilog开发环境，它们都提供了不同程度的Verilog编写支持和增强功能。
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weixin_39574065的博客
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Xilinx ISE工具详解与FPGA/CPLD设计代码实践
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如果你希望了解一个停车点的车辆情况，你需要有一些网络知识，了解 APP 和相关软件服务器之间的通讯协议，当了解了具体的接口之后就可以写一个包含循环的程序来定时判断某一个点的车辆数量信息，这个程序可以用 Python 来完成，涉及到的库不会超过 2 个，基本就是。对于这样的操作来说，真的只需要。
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