Conditional

原创于 2022-03-15 21:48:45 发布 · 76 阅读

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#fpga开发 #verilog

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该模块使用Verilog语言通过三元运算符实现了两个最小值选择器，首先比较输入a和b，将较小值赋给temp1，然后比较c和d，较小值赋给temp2，最后再从temp1和temp2中选出最小值赋给输出min。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

verilog 用三元表达式，用了两个中间变量

module top_module (
    input [7:0] a, b, c, d,
    output [7:0] min);//

    
    wire [7:0] temp1;
    wire [7:0] temp2;
   assign temp1 = a < b ? a : b;
   assign temp2 = c < d ? c : d;
   assign min = temp1 < temp2 ? temp1 : temp2;
endmodule