dxz44444的博客

1.接口内容、定义和声明2.接口用作模块端口3.接口的modport接口内部的端口相同，在各模块里面的作用却不一样，可以用modport区别。4.接口中使用任务和函数5.导出任务或者函数（export）...

1.简化的接口实例化网表2.线网别名化3.在模块间传递参数4.端口声明

1.新操作符2.设置成员操作符3.操作数改进4.for循环，底部检测的do.....while循环，跳转语句

1.综合出组合逻辑、锁存逻辑、时序逻辑1）组合逻辑2）锁存逻辑3）时序逻辑2.always_comb,always_latch,always_ff,always@*3.对任务和函数的改进

1.非压缩数组1）verilog非压缩数组限制一次只能访问一个元素，或者一个元素的一位或部分位，试图访问多个元素是错误的。各个数组元素是独立存储的。2）system verilog对非压缩数组的增强2.压缩数组整个数组的存储位连续，和向量的存储一样。 1）在Verilog中可以声明一个数组类型，reg和线网类型还可以具有一个向量宽度。在一个对象名前面声明的尺寸表示向量的宽度，在一个对象名后面声明的尺寸表示数组的深度。reg [7:0] r1 [1:25...

联合体 各成员共享一段内存空间，一个联合体变量的长度等于各成员中最长的长度。共享并不是把多个成员同时装入一个联合变量，而是该联合变量能够被赋予任意成员值，但每一次只能赋予一种值，新值去冲刷旧值。 一个联合体变量只有经过定义，才能用它，才能把一个变量声明定义为联合变量。用途：使几个不同类型的变量共占一段内存(相互覆盖)结构体是一种构造数据类型 各成员有各自的内存空间，一个结构体变量的总长度是各成员长度之和用途：把不同类型的数据组合成一个整体-----...

一、结构体 结构体不同于数组，数组是同类型同尺寸的元素集合，而结构体是不同类型和尺寸的变量或者常量的集合。另外一个不同是，数组元素通过索引访问，结构体成员通过成员名称访问。1.结构体声明 将结构体声明为用户自定义结构类型不分配任何存储区。在给用户自定义类型的结构体赋值以前，必须声明一个这种用户自定义类型的变量。2.结构体赋值用'{ }和拼接运算符{ }互相区别开1）结构体成员的名称赋值：2）把结构体表达式赋值给结构体按顺序，或者按...

1.package 定义及从package中导入定义 verilog中，对于变量、线网、task、function的声明必须在module和endmodule之间。如果task被多个module引用呢？verilog用include解决，systemverilog借用VHDL的package解决。package definitions; parameter VERSION = "1.1"; typedef enum{ADD,SUB,..