NC-verilog仿真工具使用（一）

参考：https://blog.youkuaiyun.com/qq_41467882/article/details/105870579

链接：https://pan.baidu.com/s/1ljHLUavTaEInp1Se5Wb11g 
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一、介绍

         nc verilog 是shell版的，nclaunch是以图形界面为基础的，二者调用相同内核；ncverilog的执行有三步模式和单步模式，在nclaunch中对应multiple step和single step。基于shell的ncverilog操作(尤其是单步模式)更适合于大批量操作，ncverilog的波形查看配套软件是simvision，其中包含原理图、波形、信号流等查看方式

         在仿真以前，你必须编译和描述它。编译过程将把源文件中的用HDL编写的单元编译成内在的描述。描述设计将在设计的实例化，结构化信息的基础上建立设计的层次结构，建立信号的连接，计算所有对象的初始值。你编译，描述和仿真你的设计要用到以下的工具：

ncvlog：  编译Verilog源文件。

ncelab：  描述设计并且生成仿真的snapshot。

ncsim ：  对snapshot进行仿真。

NC内部文件结构

1. 源文件
2. 工作库文件
   
3. 配置文件：
   
4. 仿真结果输出文件
   

二、仿真步骤

1.启动：