深入探讨FPGA Verilog时序控制

在FPGA设计的世界中，时序控制是确保电路按预期工作的关键。Verilog作为硬件描述语言，提供了丰富的时序控制机制，让设计者能够精确地控制信号的时序关系。

本文将深入探讨Verilog中的时序控制方法，包括时延控制和事件控制，并结合实际代码示例，帮助读者深入理解这些概念。

一、Verilog时序控制概述

Verilog提供了两大类时序控制方法：时延控制和事件控制。

时延控制用于指定语句执行的时间间隔。

事件控制则基于信号或事件的变化来触发语句的执行。

二、时延控制详解

时延控制是Verilog中用于模拟时间延迟的一种方法，需要注意的是这个是不可综合，可用于仿真测试。

它可以分为常规时延和内嵌时延两种形式。

1、常规时延

使用 #delay 语法，表示在执行赋值操作前等待指定的时间。

例如：

reg a, b;
#10 b = a;

这表示等待10个时间单位后，执行赋值语句，将a赋值给b。

也可以分开写:

#10;

b = a;

2、内嵌时延

将延时直接放在赋值操作符之后，表示先计算右侧的表达式，然后等待指定时间后赋值。

例如：
 

reg a, b, c;
c = #10 a & b;

三、事件控制详解

事件控制基于信号的变化来触发操作，主要分为边沿触发事件控制和电平敏感事件控制。

1、边沿触发事件控制

使用 @(posedge signal) 或 @(negedge signal) 来指定在信号的上升沿或下降沿触发操作。

例如：

always @(posedge clk) begin
    q <= d;
end

这表示在时钟信号 clk 的上升沿， q 将被赋予 d 的值。

如果使用 @(signal)，未指明跳变方向，则表示不管是上升沿还是下降沿都触发事件。

对于有多个信号变化都会触发事件，那么需要使用敏感信号列表，多个信号之间使用“ or ” 或 “,”来进行分隔。

常用时序逻辑:

always @(posedge clk or posedge reset) begin

    if(reset)

        q <= 0;

    else 

        q <= d;
end

常用组合逻辑:

always @(*) begin

      q = d ^ c;

end

或

always @(d, c) begin

      q = d ^ c;

end

2、电平敏感事件控制

使用 wait(condition) 来等待某个条件为真后执行操作。

例如：

initial begin
    wait (start_enable);
     data_buf = {data_if[0], data_if[1]};
end

这表示在 start_enable 信号为真（高电平）后，执行更新 data_buf 。

注意，这个语句不能综合，可用勾玉仿真测试。