【FPGA】基于vivado的AM调制与解调（verilog）（二、程序设计篇）

最新推荐文章于 2024-07-13 19:18:51 发布

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#fpga #verilog

本文详细介绍了一种基于DDS的调制解调器设计与仿真实现，包括载波信号和调制信号的生成，调制深度控制，信号乘法与叠加，全波整流，低通滤波等关键步骤，最后通过仿真验证了设计的有效性。

设计程序

`timescale 1ns / 1ps

……………………………………………………………………………
module exm(
    input sysclk,//输入100MHz时钟
    input wire [15:0] carrier_int,//输入载波信号频率控制字，16位
    input wire [23:0] modulate_int,//输入调制信号频率控制字，24位
    input wire [3:0] depth,//输入调制深度
    
    output wire [7:0] modulate_signal,//定义调制信号，8位
    output wire [7:0] carrier_signal,//定义载波信号，8位
    output wire [17:0] modulated_signal,//定义已调信号，18位
    output wire [7:0] demodulated_final//定义解调信号，8位
    );
……………………………………………………………………………

//    wire [15:0] carrier_int=2620;//定义载波信号频率控制字，16位
//    wire [23:0] modulate_int=1677;//定义调制信号频率控制字，24位
//    wire [3:0] depth= 9;//定义调制深度
//    wire [7:0] modulate_signal;//定义调制信号，8位
//    wire [7:0] carrier_signal;//定义载波信号，8位
//    wire [17:0] modulated_signal;//定义已调信号，24位
//    wire [7:0] demodulated_final;//定义解调信号
……………………………………………………………………………

    reg signed[8:0] depth_int;  //定义调制深度控制字
    reg  [7:0] A = 127; //定义直流分量
    wire signed[16:0] modulate_depth;//调制信号×调制深度
    wire signed[8:0] modulate_depth_out;//右移八位
    reg [9:0] modulate_A;//叠加直流
    wire [23:0] modulated_final;//定义位扩展后的信号
    reg [23:0] modulated_signal_abs;//定义全波整流后的信号
    wire [39: