【FPGA】基于vivado的AM调制与解调（verilog）（一、理论知识篇）

最新推荐文章于 2025-07-16 16:43:32 发布
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分类专栏： 【FPGA】AM调制与解调 文章标签： fpga verilog
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本文链接：https://blog.youkuaiyun.com/dovings/article/details/106888876
本文详细介绍了AM调制解调技术的实现方案，包括技术指标设定、AM原理解析及具体的方案设计流程。涵盖了载波信号与调制信号的生成、调制与解调过程的实现，并提供了MATLAB验证方法。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

目录

一、技术指标

完成信号AM调制和解调功能，具体要求如下：
（1）载波信号频率范围：1M-10MHz，分辨率0.01MHz；
（2）调制信号为单频正弦波信号，频率范围：1kHz-10kHz，分辨率0.01kHz；
（3）调制深度0-1.0，步进0.1，精度优于5%；
（4）使用MATLAB对比调制信号和解调信号指标；
（5）载波信号频率、调制信号频率和调制深度可设置；
（6）完成仿真测试验证。

二、AM原理

原理很简单了，具体可以参考相关书目。
调制原理就是这个公式：
在这里插入图片描述
解调原理就是全波整流+低通滤波。

三、方案设计

原理框图如下：
在这里插入图片描述

第一部分

第一部分为调制信号和载波信号的生成：根据分辨率计算出位宽，调用两次DDS IP核，分别产生调制信号和载波信号。
产生调制信号和载波信号需要调用dds核，根据公式
在这里插入图片描述
其中，fclk为系统时钟,▲θ为频率控制字，B为相位累加器位宽，fout为输出信号频率。
对于载波信号，当取B = 16时，频率分辨率为在这里插入图片描述
对于调制信号，当取B = 24时，频率分辨率为在这里插入图片描述
相位累加器的位宽大家可以根据频率分辨率指标要求和实际仿真结果确定，不一定非取这两个数。

第二部分

第二部分为调制部分：先乘以调制深度，再叠加直流分量，最后与载波相乘，这些都可以通过调用乘法器、加法器IP核实现。
设置DDS的输出位宽为8位，那么调制信号幅度大小-128到127（实际仿真为-126~126），需要叠加直流分量使调制信号幅度均为正值。假设直流分量A为127，就可以得到标准式
那么关于调制深度，由于不能直接显示小数，我们可以将ma*256取整，与调制信号相乘，再将结果右移8位即可。

第三部分

第三部分为解调部分：采用包络检波解调法，即先进行全波整流，将负值全部取反，再进行低通滤波滤波，最后截位即可得解调信号，这些可以通过编写程序、调用fir滤波器核实现。
在此之前，需要用matlab准备好滤波器系数文件。
在命令行窗口输入filterDesigner,回车。
滤波器选择fir低通滤波器，滤波器阶数设置为100（根据出图效果选的，不一定科学），采样频率为25MHz（只要>2*10MHz就可以），截止频率为25kHz(只要>10kHz就可以)。
在这里插入图片描述
点左下角第三个图标进行量化，点击菜单栏Targets，输出为.coe文件，在调用fir IP核时引用。
在这里插入图片描述

Verilog实现AM调制及仿真验证
Orion_O的博客
08-14 636
本文详细介绍了如何使用Verilog语言实现AM调制，并进行仿真验证。通过创建一个模块来实现AM调制器，我们可以将模拟信号嵌入到载波信号中。通过编写测试台模块并提供适当的输入信号，我们可以验证AM调制器的正确性。AM调制是一种将模拟信号嵌入到载波信号中的技术，它通过改变载波的幅度来传输信息。AM（幅度调制）是一种常见的调制技术，用于将模拟信号调制到载波信号上。本文将详细讲解如何使用Verilog语言实现AM调制，并进行仿真验证。我们将通过编写源代码并进行仿真，来验证我们实现的AM调制器的正确性。
FPGA vivado Verilog语言实现AM信号调制
05-27
基于FPGA实现的AM信号调制， 使用vivado2014 Verilog编程语言实现AM信号调制
【FPGA】基于vivado的AM调制与解调（verilog）（二、程序设计篇）
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11-03 3857
设计程序 `timescale 1ns / 1ps …………………………………………………………………………… module exm( input sysclk,//输入100MHz时钟 input wire [15:0] carrier_int,//输入载波信号频率控制字，16位 input wire [23:0] modulate_int,//输入调制信号频率控制字，24位 input wire [3:0] depth,//输入调制深度 output
AM调制解调的FPGA实现与MATLAB应用
最新发布
weixin_35516624的博客
07-16 549
调幅（Amplitude Modulation, AM）调制解调是无线电广播技术的基础，它通过改变载波的振幅来传递信息。在调制过程中，音频信号（调制信号）会改变无线电频率（RF）信号（载波）的振幅。接收端通过相反的过程（解调）来恢复原始的音频信号。AM调制解调技术因其简单性和成熟性，在长距离通信中仍占有重要地位。现场可编程门阵列（FPGA）自20世纪80年代中期问世以来，以其可编程性、灵活性和高性能成为数字电路设计的重要选项。
基于FPGA的AM调制与解调
2301_80157548的博客
05-14 959
本文介绍了AM调制与解调的基本原理及其FPGA实现。AM调制通过将基带信号叠加直流分量后与载波相乘，实现频谱搬移。解调过程包括全波整流和低通滤波，以恢复基带信号。文章详细描述了FPGA实现AM调制与解调的代码结构，包括调制信号生成、载波信号生成、调制深度控制、乘法器调用、全波整流和低通滤波等步骤。仿真结果验证了设计的正确性。该实现为AM调制与解调的硬件实现提供了参考。
基于FPGA的AM信号解调verilog实现
FPGA/MATLAB学习教程/源码/项目合作开发
07-13 2639
AM（Amplitude Modulation，幅度调制）是一种经典的模拟调制技术，通过载波信号的幅度变化来携带信息。在基于FPGA（Field-Programmable Gate Array）的实现中，AM信号的调制解调过程可以通过数字信号处理技术完成，这不仅提高了系统的灵活性和可靠性，还允许在硬件上实现更复杂的调制解调算法。
【FPGA】基于vivado的AM调制与解调（verilog）（三、软件操作篇）
dovings的博客
11-03 4821
目录1.创建工程，添加设计文件、仿真文件2.调用IP核（1）DDS（产生特定频率正余弦信号的）（2）乘法器（3）fir滤波器3.编译与仿真 1.创建工程，添加设计文件、仿真文件 打开vivado，创建工程，需要改工程名和选择芯片，其余一路next。（怕芯片要求不一样，就不放图了）。 创建好工程后，新建设计文件 起个名字 点击finish 双击打开，即可编写设计程序 写完设计文件，写仿真文件 命名时，习惯在设计文件名后面加tb作为仿真文件名。 创建完了在这找，双击打开，写程序 2.调用IP核 （
【FPGA】基于vivado的am调制（verilog）
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本设计是基于vivado的am调制，指标如下： （1）载波信号频率范围：1M-10MHz，分辨率0.01MHz； （2）调制信号为单频正弦波信号，频率范围：1kHz-10kHz，分辨率0.01kHz； （3）调制深度0-1.0，步进0.1，精度优于5%；
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"基于FPGA的AM调制与解调（Verilog语言）fpga开发" 本文将详细介绍基于FPGA的AM调制与解调系统的设计和实现，使用Verilog语言编写的FPGA开发项目。该项目的主要目标是使用FPGA实现AM信号的生产和解调，通过VIO控制...
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FM 调频波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 使用 https://blog.youkuaiyun.com/qq_46621272/article/details/125337119 文章有该代码详细说明 ...
基于FPGA的AM调制与解调（Verilog语言）
01-17
一、概述 通过FPGA实现AM信号的产生与解调。要求是通过VIO控制载波频率、调制信号频率、调制深度可调，然后通过ILA观察AM信号和解调后的信号。载波信号的频率要求是1M~10M，调制信号的频率要求是1K~10K，调制深度从0到1、步进0.1。VIO与ILA只能通过硬件板卡实现。 二、平台 软件：Vivado 2017.4 硬件：ALINX ZYNQ AX7020 三、要求 为了更好的说明下面一些参数设定的意义，把我们课程的部分要求贴上来 完成AM信号调制和解调功能，具体要求如下： （1）载波信号频率范围：1M-10MHz，分辨率0.01MHz； （2）调制信号为单频正弦波信号，频率范围：1kHz-10kHz，分辨率0.01kHz； （3）调制深度0-1.0，步进0.1，精度优于5%； （4）调制信号和解调信号位宽为8位，AM信号16位，其他信号位宽自定义。 四、原理 虽然这部分简单，但却是最最重要的，把这部分看懂，所有的程序也就明白了。 1. AM信号：（A+ma*cos(w0t)）*cos（wct） ———————————————— 版权声明：
基于FPGA的AM调制解调.rar
12-25
该文件为基于FPGA的AM调幅调制的调制与解调，其中可以通过串口来改变频率与幅度，以及允许外部输入的信号与内部信号进行调制与解调。
基于FPGA的AM信号解调verilog实现，包括程序，注释，操作步骤
06-25
1.版本：quartusii13.01-64bits，modelsim-altera 6.5d，matlab2022A。 2.包含：程序，中文注释，仿真操作步骤（使用windows media player播放）。 3.领域：AM信号解调 4.仿真效果：仿真效果可以参考博客同名文章《基于FPGA的AM信号解调verilog实现》 5.内容：基于FPGA的AM信号解调verilog实现。基于FPGA的AM（调幅）信号解调在Verilog语言中的实现通常涉及到模拟信号的数字化处理，主要步骤包括采样、同步、包络提取等。 6.注意事项：注意MATLAB左侧当前文件夹路径，必须是程序所在文件夹位置，具体可以参考视频录。FPGA工程路径要英文。
design_FPGAverilog_verilogAM调制_AM调制解调_
10-03
利用Verilog实现。可用串口通信进行调试，实现AM调制及解调，烧入板子可用。
基于FPGA的MSK调制解调Vivado工程：Verilog实现与通信算法实践 FPGA
05-22
首先从理论层面解释了MSK调制解调的基本概念及其优势，接着深入探讨了用Verilog语言在FPGA上实现MSK调制解调的具体方法，包括关键模块的设计思路和代码片段。随后，文章讲解了如何借助Xilinx Vivado工具完成整个项目...
【FPGA】基于vivado的AM调制与解调（verilog）（四、测试方案篇）
dovings的博客
11-03 2512
测试方法仅供参考 1.测试不同频率调制信号、载波信号下的调制输出和解调输出。 多选几组，仿真。 如： 调制信号为1kHz，载波信号为1MHz，调制深度为0.9 调制信号为8kHz，载波信号为8MHz，调制深度为0.5 调制信号为10kHz，载波信号为10MHz，调制深度为0.7 2.计算调制深度实际值，与理论值比较，并计算误差。 调制信号为1kHz，载波信号为1MHz，调制深度为0.9 找到调制信号最大值处： 放大找到对应已调信号的最大值30114： 找到调制信号最小值处： 放大找到对应已调信号的最大
fpga AM调制
03-10
### FPGA 上实现 AM 调制的方法 在FPGA上实现AM调制可以通过编写Verilog代码来完成。具体来说，可以构建一个简单的乘法器电路，该电路接受信息信号和载波信号作为输入，并输出已调制的信号[^2]。 #### Verilog 代码示例 下面是一个基本的AM调制器的Verilog实现： ```verilog module am_modulator( input wire clk, input wire rst_n, // Active low reset input wire signed [7:0] message_signal, // Information signal (8-bit) output reg signed [15:0] modulated_signal // Modulated output (16-bit) ); // Carrier wave parameters parameter CARRIER_AMPLITUDE = 128; // Amplitude of the carrier wave reg signed [7:0] carrier_wave; // Generate a simple square-wave carrier at half the clock frequency always @(posedge clk or negedge rst_n) begin if (!rst_n) carrier_wave <= 0; else carrier_wave <= ~carrier_wave + 1'b1; end // Multiply information with carrier to get the modulated signal always @(posedge clk or negedge rst_n) begin if (!rst_n) modulated_signal <= 0; else modulated_signal <= message_signal * carrier_wave / CARRIER_AMPLITUDE; end endmodule ``` 此模块定义了一个名为`am_modulator`的功能单元，它接收时钟信号、复位信号以及消息信号作为输入，并输出经过调制后的信号。这里采用了一种简化的方式生成方波形式的载波信号，并将其与信息信号相乘得到最终的调制度输出。 需要注意的是，在实际应用中可能还需要考虑功耗优化等问题，因为当FPGA处于较高负载下运行时可能会产生过多热量影响设备稳定性[^3]。
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