在handelc中可以直接调用verilog,vhdl,edif的现成模块,在这只说一下调用verilog模块的方法
Handel-C code
set clock = external "D17";
unsigned 4 x;
interface verilog_component //verilog_component 是被调用的verilog模块的模块名
(unsigned 4 return_val) // verilog模块中的输出的接口,接口名称要与模块中的一致
verilog_component_instance
(unsigned 1 clk = __clock, // verilog模块中的输入接口
unsigned 4 sent_value = x)
with {busformat = "B_I"};
对于只有input和output类型的verilog模块的调用非常简单,将对应的接口的名字直接写在输出接口和输入接口的位置就行了,但是如果verilog中声明了一个inout类型的接口,即该接口既可以做输入接口,也做输出接口(比如内存中的数据接口就是这样的)。
这时该如何调用呢????
例如: