数字时钟设计Verilog代码Quartus仿真

名称：数字时钟设计Verilog代码Quartus仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

完成数字时钟的设计,要求该时钟具有下述功能:

1.具有时,分,秒,计数显示功能,以24小时循环计时。

2.具有清零,调节小时、分钟功能。

3.具有整点报时功能,整点报时的同时LED灯花样显示。

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真

4.1 整体仿真

4.2 按键下降沿检测模块仿真

4.3 分频模块仿真

4.4 计时模块仿真

4.5 整点报时模块仿真

4.6 显示模块仿真

部分代码展示:

//数字时钟
module Digital_clock(
input clk_50Hz,
input key_1,//设置修改
input key_2,//修改确认
input key_3,//修改时分秒
output bell_out,
output [5:0] bit_select,//数码管位选
output [7:0] seg_select//数码管段选
);
wire [7:0] hour_time;//时
wire [7:0] minute_time;//分
wire [7:0] second_time;//秒
wire key_1_negedge;
wire key_2_negedge;
wire key_3_negedge;
wire clk_1Hz;
//分频模块
fenping fenping_Hz(
. clk_50Hz(clk_50Hz),
. clk_1Hz(clk_1Hz)
);
//按键检测
key_jitter key_1_jitter(
. clkin(clk_50Hz),     
. key_in(key_1),
. key_negedge(key_1_negedge)
);
//按键检测
key_jitter key_2_jitter(
. clkin(clk_50Hz),     
. key_in(key_2),
. key_negedge(key_2_negedge)
);
//按键检测
key_jitter key_3_jitter(
. clkin(clk_50Hz),     
. key_in(key_3),
. key_negedge(key_3_negedge)
);

源代码

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