dalingertong的博客

原创 时序约束整理

（1） Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时；（2） Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时；（3） Tus/Th为FPGA内部寄存器的建立时间和保持时间；（4） Tco为FPGA内部寄存器传输时间；（5） Tout为从FPGA寄存器输出到IO口输出的延时；对于整个FPGA系统分析，可以重新定义这些参数：FPGA建立时间可以定义为：（1） FPGA建立时间：FTsu = Tdin + Tsu – Tclk；

原创 Vivado安装卡在optimize disk usage阶段

安装开始时，按下图设置。

原创 AMBA（Advanced Microcontroller Bus Architecture）高级微控制器总线架构之AHB简介

AHB 总线即高级高性能总线（Advanced High-performance Bus），是 ARM 公司推出的 AMBA（Advanced Microcontroller Bus Architecture）总线架构中的一种重要总线，主要用于高性能系统芯片（SoC）内部各功能模块之间的高速数据通信。

原创 好用的办公软件

截图PixPinSnipaste查找Everything比较BCompare文件夹操作Q-Dir思维导图Xmind。

原创 如何快速生成filelist

在linux环境中，进行开发时，经常使用filelist来管理代码文件。其中，dir:文件夹名，会将dir中的所有.v的文件都写到filelist.f中。会将当前目录下及子目录中所有.v的文件及路径写到文件filelist.f中。2 将filelist.f中的路径修改为绝对路径即可。1 提取文件名到filelist.f；

原创 如何在Xilinx官网查看FPGA引脚列表

如何在Xilinx官网查看FPGA引脚列表

原创 makefile常见问题记录

如图1所示，红框内为一个命令行，图2的缩进由敲空格实现，会标红，报错，图3的缩进为按Tab键，语法正确，makefile可正常运行。可能原因1：makefile的命令行开头必须使用Tab键。

原创 RC复位电路

参考。

原创 vivado常见问题总结

1.仿真时一直卡在下图步骤。参考连接方法二可解决。

原创 时序约束之输入输出端口约束

1 系统时钟同步2 源时钟同步。

原创 采用SSI技术的FPGA器件

9个关于SSI芯片的必知问题-腾讯云开发者社区-腾讯云 (tencent.com)

原创 spi flash

1 spi flash 简介

原创 门控时钟基础知识

这里的决定因素就是D的位宽了，如果D的位宽很小，那么可能插入的CG面积比原来的MUX大很多，而且节省的功耗又很少，这样得不偿失。需要注意的是，有的前端设计人员，为了仿真的时候看的比较清楚，很容易会写成右边的代码，这样不仅不能在综合的时候自动插入CG来减少功耗；1. 插入门控时钟单元后，上面电路中的MUX就不需要了，如果数据D是多bit的（一般都是如此），插入CG后的面积可能反而会减少；2. 如果D是单bit信号，节省的功耗就比较少，但是如果D是一个32bit的信号，那么插入CG后节省的功耗就比较多了。

原创 verilog操作符

Verilog 逻辑与(&&)、按位与(&)、逻辑或(||)、按位或(|)、等于(==)、全等(===)的区别_verilog 按位或-优快云博客。

原创 vim/gvim常用操作命令

按esc键后，先按gg，然后ggvG或者ggVG。按esc键后，先按gg，然后ggyG。按esc键后, 然后yy。按esc键后, 然后dd。按esc键后, 然后p。

原创 gvim常用命令

下列命令的执行前要保证gvim在下（按esc可从编辑模式或命令行模式进入一般命令模式）。

原创 时序分析和时序收敛

参考博客。

原创 UG949 适用于 FPGA 和 SoC 的UltraFast 设计方法指南

UG949 适用于 FPGA 和 SoC 的UltraFast 设计方法指南

原创 svn文件不显示红色感叹号

如下图所示，受svn版本控制的文件。下图中红色感叹号和绿色对号时，空白处单击右键，具体操作如下图。

原创 FPGA管脚约束之电平标准

对FPGA的管脚进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，LVDS25等等，其实这些都是一系列的电平标准。针对数字电路而言，数字电路表示电平的只有1和0两个状态，在实际的电路中，需要约定什么样的电压为1，什么样的电压为0。数字电路中的双阈值是这样定义的，例如TTL接口电平标准：对于输出端，状态1的电压要求为大于等于2.4V，状态0的电压要求为小于等于0.5V；对于输入端，状态1的判定要求为大于等于2.0V，状态0的判定要求为小于等于0.8V；

原创 SVN使用方法

svn co http:// 路径(目录或文件的全路径) [本地目录全路径]--username 用户名--password 密码svn co svn:// 路径(目录或文件的全路径) [本地目录全路径] --username 用户名 --password 密码svn checkout http:// 路径(目录或文件的全路径) [本地目录全路径] --username 用户名。

原创 limux环境配置文件

功能vimrc是GVIM的环境配置文件，可以在里面编辑各种自定义功能，让GVIM使用更加方便，例如开启行码显示、开启highlight等等用法vimrc的用法，csdn中有很多。

原创 Xilinx FPGA固化flash的方式

FPGA里面的可执行文件都涉及到和。bit 文件一般用于JTAG在线进行调试的时候，是把bit文件是烧写到FPGA中进行在线调试。bin 文件是二进制文件，按顺序只包含原始字节流，烧写进flash，上电加载自动加载。FPGA一般默认生成的是bit文件，bin文件生成是在ISE里property里勾选的，如下图所示。而VIVADO中是可以在settings->Bitstream->-bin_file勾选即可。mcs也是烧写到flash中的，上电后会自动加载到FPGA里，因此烧写进flash，需要断电重启。

原创 Vivado常见critical warning 、error

在复制Vivado工程时，IP文件缺少导致。

原创 LED显示中PM和AM驱动的区别

LED是电流驱动型发光器件，其驱动方式一般有两种模式：无源选址驱动（PM：Passive Matrix，又称无源寻址、被动寻址、无源驱动等等）与有源选址驱动（AM：Active Matrix，又称有源寻址、主动寻址、有源驱动等）。

原创 Xilinx FPGA中RAM、ROM的初始化方法

一 读取txt数据文件进行初始化。故使用 $readmemh进行读取。Data.txt按十六进制存数。数据文件存放，如图所示。每行一个十六进制数据。

原创 SPI总线传输的4种模式

转载 XILINX FPGA CFGBVS硬件注意事项

VCCO为每个配置组提供，如果在配置过程中使用CFGBVS，必须匹配CFGBVS的选择，如果CFGBVS与VCCO_0绑定，电压选择为2.5V或3.3V，若CFGBVS与GND绑定，则为1.8V或1.5V。当CFGBVS引脚为高(例如，连接VCCO_0提供3.3V或2.5V)，在bank0上的配置和JTAG I/O支持在配置期间和配置后，在3.3V或2.5V下运行。必须设置为高电平或低电平，以确定I/O电压支持的引脚在bank0，以及多功能引脚在bank14和15在配置时使用。在1.2V时不支持配置。

原创 JTAG各类接口针脚定义以及六线接法

JTAG各类接口针脚定义、含义； 六线JTAG

原创 EEPROM - AT24C08C调试记录

FPGA IIC EEPROM AT24C08C

转载 Vivado工程经验与时序收敛技巧

复位也是非常重要的问题。由于FPGA的初始状态是确定的（可以在定义说明中指定），为了更快地时序收敛，官方文档认为，能不用复位是最好的，尤其数据路径和移位寄存器的设计中。Levels指的是逻辑级数logic level，一个logic level的延迟对应的是一个LUT和一个Net的延迟，对于不同的器件，不同频率的设计能容纳的logic level是不同的。降低扇出最好不要在综合设置中指定，过低的扇出限制会造成设计堵塞反而不利于时序收敛，最好的方法是根据设计中时序最差路径的扇出进行针对性的优化。

原创 Xilinx FPGA 中PLL与MMCM区别

DCM / DLL / PLL / MMCM区别

转载 FPGA 7系列时钟结构

Xilinx FPGA 7 系列的时钟结构、资源、用法

转载 FPGA中BEL Site Tile FSR SLR

FPGA中BEL Site Tile FSR SLR

原创 Xilin常用原语（primitive）之Clock Components

Xilinx 常用时钟相关原语

原创 Xilin常用原语（primitive）之IO Components

Xilinx常用原语

原创 Vivado错误，综合失败，且无error信息，可能原因

Vivado综合失败，且message中无error信息检查一下log信息，如果log信息里有TclStackFree: incorrect freePtr. Call out of sequence?，可能是因为计算机的名字不能为中文名，改为英文名就好

原创 AMBA（Advanced Microcontroller Bus Architecture）高级微控制器总线架构之AXI简介

AMBA（Advanced Microcontroller Bus Architecture）高级微控制器总线架构，开放的片内互联总线标准，能在多主机设计中实现多个控制器和外围设备之间的互联和管理。AXI（Advanced eXtensible Interface）高级拓展接口， ARM AMBA的一部分。AXI总线有三种类型**AXI4（AXI4-Full）：**用于高性能的存储器映射需求。（存储器映射：主机对从机进行读写操作时，指定目标地址，此地址对应存储空间的地址，表示对该地址进行读写操作）*

原创 组合逻辑之3-8 译码器 利用Verilog实现

组合逻辑之3-8 译码器 利用Verilog实现module demo(a,b,c,out); input a; input b; input c; output reg[7:0]out; always@(a,b,c) begin case({a,b,c}) 3'b000: out = 8'b0000_0001; 3'b001: out = 8'b0000_0010; 3'b010: out = 8'b0000_0100; 3'b011: out = 8'b0

转载 matlab 数字滤波入门

转自https://zhuanlan.zhihu.com/p/65483011?utm_source=qq1. 时间序列分析入门模拟与数字信号我们本身生活在一个模拟量的世界里，所谓模拟量，即连续变化量，屋里的温度是连续变化的，时间是连续变化的，诸如此类。而计算机是数字系统，他不能处理模拟量，而只能处理离散量，这意味着我们要把连续的模拟量进行采样，得到一系列离散的数字量。...