CrazyUncle的博客

动态查看日志在运行大型EDA软件时候经常需要查看日志了解当前运行状态.假设日志还是在实时更新ingtail filename.txt查看日志最后十行（默认是10行）会退出查看，回到命令行tail -n 26 filename.txt效果同第一条，也会推出，这里只是通过-n 后边的数字指定显示最后多少行，这里是显示了26行（默认只显示10行）tail -f ...

Verilog可综合语句之task 与 functionfunction 定义(1)函数通过关键词function 和 endfunction 定义(2)不允许输出端口声明（包括输出和双向端口） ，但可以有多个输入端口(3)[range]参数指定函数返回值的类型或位宽，是一个可选项，若没有指定，默认缺省值为宽度 1 bit的寄存器数据(4)function_name为所定义函数的名称，...

数字IC设计工程师笔试面试经典100题https://blog.youkuaiyun.com/qq_41394155/article/details/89349935ASIC–模拟版图工程师https://blog.youkuaiyun.com/qq_41394155/article/details/89208062ASIC–DFT可测性设计工程师https://blog.youkuaiyun.com/qq_41...

Verilog mode插件，提升verilog开发效率，让摸鱼变得顺理成章。

Congestion问题怎么解决？目录1、RTL阶段2、PR阶段1、宏单元与宏单元之间2、宏单元与标准单元之间3、标准单元与标准单元之间参考文章：http://www.52-ic.com/1029.html今天想说一说，遇到congestion问题的时候，一般都是通过什么手段解决的。在此之前先普及一下congestion的概念，以防没有基础的同学不清楚我们在说什么。Congestion在后端通常指绕线阻塞，即局部或者整体绕线资源不够的现象。产生congestion的原因有很多，可能是后端的原因，也

nlint使用笔记nlint注意事项想要知道一些常用操作，或者看到了不懂的地方，第一时间找软件的help，在软件界面左上角或者右上角！！！rule的help是在软件的右上角。比如想知道这个规则具体是什么样子，就找help里面，既有详细的说明，又有可供参考的例子。导入设计之后，应当先点击run->project setting，看一下module top是不是我们希望的顶层。如果不是需要修改，因为nlint只检查顶层及其以下的文件。nlint启动在linux 脚本里面写nLint -g

关于电压、温度和延时的关系今天看了片文章，忘记地址了，讲半导体芯片的延时的数据表格，当时算了一下，大概是这么个关系： 温度每提升10度，延时增加1%，对应工作频率要降1% 电压每增加5%，延时减少3%，对应工作频率提高3% 如果温度比较高，电源又不稳定，那确实会带来比较大的影响 如25度稳定，电源波动5%，那么在75度时工作频率要下降8%，设计时要考虑足够的余量。温度，电压等外部环境对所有的...

recovery time和removal timerecovery time和removal time区别于联系recovery time和removal time   同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态`。    同理,对一个异步复位寄存器来说，同样异步复位信号同样需要和时钟满足recovery time和remo...

标题FIFO设计中的深度计算写时钟频率 w_clk,读时钟频率 r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？计算公式如下：fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk例举说明：    如果100个写...

串口、COM口、UART口, TTL、RS-232、RS-485区别    首先，串口、UART口、COM口、USB口是指的物理接口形式(硬件)。而TTL、RS-232、RS-485是指的电平标准(电信号)。串口：    串口是一个泛称，UART、TTL、RS232、RS485都遵循类似的通信时序协议，因此都被通称为串口。UART接口：    通用异步收发器（Universal As...

Makefile 语法入门https://blog.youkuaiyun.com/afei__/article/details/82696682Makefile教程（绝对经典，所有问题看这一篇足够了）https://blog.youkuaiyun.com/weixin_38391755/article/details/80380786...

    计算机的存储层次（memory hierarchy）之中，寄存器（register）最快，内存其次，最慢的是硬盘。    同样都是晶体管存储设备，为什么寄存器比内存快呢？    原因一：距离不同    距离不是主要因素，但是最好懂，所以放在最前面说。内存离CPU比较远，所以要耗费更长的时间读取。以3GHz的CPU为例，电流每秒钟可以振荡30亿次，每次耗时大约为0.33纳秒。光在...

Chisel 提供了创建只读存储器和可读写存储器的机制1、只读存储器 (ROM)可以使用 Vec 类型来定义只读存储器，如示例：Vec(inits: Seq[T])Vec(elt0: T, elts: T*)或者，可以通过一个被初始化的向量来创建一个只读存储器，形式为：要么把一个元素为 Data 类型的序列作为参数，要么直接用若干个 Data 类型的元素作为参数。如：用户可以...

单口RAM、双口RAM、FIFO单口与双口单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行；而双口有两组数据线与地址线，读写可同时进行；FIFO读写可同时进行，可以看作是双口；简单双口RAM与真双口RAM双口RAM分伪双口RAM（Xilinx称为Simple two-dual RAM）与双口RAM（Xilinx称为true two-dual RAM），伪双口RAM，一...

ARM SoC漫谈作者：重走此间路链接：https://zhuanlan.zhihu.com/p/24878742来源：知乎著作权归作者所有。商业转载请联系作者获得授权，非商业转载请注明出处。芯片厂商向客户介绍产品，从硬件角度说的最多的就是功能，性能，功耗和价格。功能这个主要就是看芯片提供了什么接口，比如闪存，内存，PCIe，USB，SATA，以太网等，还看内部有什么运算模块，比如浮点器...

Cachable和bufferable    一个Master发出一个读写的request，中间要经过很多Buffer，最后才能送到memory。这些Buffer的添加是为了outstanding，timing，performance等。bufferable    Buffer有两种类型：一种FIFO结构，仅仅就是保存发送Request给下一级或者返回Response给上一级。还有一种B...

关于摩尔型状态机与米利型状态机的区别定义：    按照输出变量依从关系的不同，时序逻辑电路又可分为米利型和摩尔型。输出与输入变量直接相关的时序逻辑电路称为米里型电路，输出与输入变量无直接关系的时序逻辑电路称为摩尔型电路。摩尔状态机：米利状态机：波形上的区别：    我想他们在波形上表现的区别更值得注意。    以一个序列检测器为例，检测到输入信号11时输出z为1，其他时候为...

    clock gating 时钟门控；门控时钟；时脉闸控    power gating 电源门控；功率门控；功率门限    门控时钟（英语：Clockgating），“门控”是指一个时钟信号与另外一个非时钟信号作逻辑输出的时钟。    例如，用一个控制信号 “与” 一个clk，可以控制clk的起作用时间。可以通过关闭芯片上暂时用不到的功能和它的时钟，从而实现节省电流消耗的目的...

本文是第一篇，有空会继续更新。（转载请注明出处！！！）STA分析是基于同步电路设计模型的，在数据输入端，假设外部也是同时钟的寄存器的输出并且经过若干组合逻辑进入本级，而输出也被认为是驱动后一级的同时钟的寄存器。在不设置约束的情况下，纯组合逻辑的输入->输出不得超过一个T，否则也会被认为是Timing violation.Timing pathTiming path就是时间线。Timi...

最近在虚拟机上执行yum命令一直报错：Could not parse metalink https://mirrors.fedoraproject.org/metalink?repo=epel-7&arch=i386 error was No repomd fileError: File /var/cache/yum/i386/6/epel/metalink.xml does n...

FPGA第一篇：SRAM工作原理https://www.cnblogs.com/yjbjingcha/p/7323909.html

边沿检测电路小结    所谓边沿检测（又叫沿提取），就是检测输入信号的上升沿和下降沿。在设计数字系统时，边沿检测是一种很重要的思想，实际编程时用的最多的时序电路应该就是边沿检测电路和分频电路了。    那么，边沿检测电路该如何实现呢？    我们知道，在always块的敏感信号列表中可以直接用posedge和negedge来提取上升沿和下降沿，但是如果要在always程序块的内部检测上升沿或...

标题VCS+Verdi 安装及破解过程（CentOS7)-----FPGA开发转：https://blog.youkuaiyun.com/qq_40829605/article/details/85345795

【线性代数的几何意义】向量的基本几何意义随笔分类 - 数学Mathematicshttps://www.cnblogs.com/AndyJee/category/543588.html二、向量的基本几何意义https://www.cnblogs.com/AndyJee/p/3491458.html...

1.打开文件integer file_id;file_id = fopen(“file_path/file_name”);2.写入文件： fmonitor,fmonitor,fmonitor,fwrite,fdisplay,fdisplay,fdisplay,fstrobe//$fmonitor只要有变化就一直记录$fmonitor(file_id, “%format_char”, pa...

http://www.cnblogs.com/dangxia/archive/2012/03/10/2389685.html今天看代码时遇到了integer，只知道这是个整数类型，可详细的内容却一窍不通，查看了资料—《verilog数字VLSI设计教程》。其中是这么写到的：大多数的矢量类型（reg或者net）都被默认当做无符号数。integer和real是个例外，它们被默认为当做有符号数。通常...

A latch is a binary storage device,composed of two or more gates,with feedback.A flip flop is a clocked binary storage device,that is ,a device that stores either a 0 or a 1.The value will only chan...

    通常,一个控制台(命令提示符)应用程序或命令的输出将发送到两个单独的流.常规的输出发送到标准出(stdout)并将错误消息发送到标准错误(stderr).当你重定向控制台输出使用">“符号,只重定向标准输出.要重定向stderr,必须指定”2> >"的重定向符号.这将选择第二个输出流stderr。$ kill -HUP 1234 >killout.txt ...

一种全新的指令集架构RISC-Vhttps://blog.youkuaiyun.com/p340589344/article/details/82290920

AXI总线简介、ID分析、DMA、Vivado烧录、系统集成AXI总线简介https://blog.youkuaiyun.com/lkiller_hust/article/details/51344819AXI学习笔记-1https://www.jianshu.com/p/13784ae40f46[求助] AXI协议中ID作用到底是什么？http://bbs.eetop.cn/threa...

转自：https://www.zhihu.com/question/28322269/answer/42048070Design FlowIC设计流程以及各个阶段使用的工具1. 规格制定     芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。2. 详细设计     Fables...