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CMOS电路输出缓冲、三态输出及接口电路详解
1. CMOS传输门“导通”电阻分析
在CMOS电路中，对于对称的CMOS传输门，当(K_{NO}=K_{PO})且(V_{TN}=V_{TP})时，“导通”电阻(R_{ON})的计算如下：
[
R_{ON}=\begin{cases}
\frac{1}{2}\left(\frac{V_{IN}}{I}\right)\leq - 1\Omega, & \text{状态一}\
\frac{V_{IN}}{I}\leq - 0.5\Omega, & \text{状态二}\
\frac{V_{IN}}{I}\leq - 0.5\Omega, & \text{状态三}
\end{cases}
]
在状态二中，“导通”电阻是恒定的，如图12.8所示（这里虽未展示图形，但从理论上理解其电阻特性）。
2. CMOS输出缓冲器
现代VLSI CMOS芯片包含大量的门电路，但外部连接相对较少。大部分门电路仅承受片上负载（约10 fF），无需缓冲即可实现皮秒级的传播延迟。然而，驱动输出引脚的门电路面临着更大的负载电容（约10 pF），因此需要缓冲器来实现可接受的片外数据速率。
一个CMOS反相器通过N级反相缓冲器连接到负载电容(C_L)，每个阶段的器件宽度按比例因子(k)逐步缩放。为了分析这种缓冲器结构的整体行为，假设所有反相器阶段都是对称的，即对于所有阶段(V_{TN}=V_{TP}=V_T)且(\Gamma_N=\Gamma_P=\Gamma)，并且对于各个阶段(K_{N0}=K_{P0}=K_0)，(K_{N1}=K_{P1}=K_1)，(\cdots)，(K_{NN}=K_{PN}=K_N)。
整体传播延迟是级联阶段各个传播延迟的总和：
[t_P=\sum_{j = 0}^{N}t_{Pj}]
对于阶段0到(N - 1)，假设负载电容等于下一阶段的输入电容。因此，每个阶段的传播延迟为：
[t_{Pj}=\frac{C_{Lj}}{K_j}\left(\frac{kC_{IN}}{kK}\right)^{\frac{1}{2}}\left(\frac{W}{L}\right)
{n}\left(\frac{W}{L}\right)
{p}\left(\frac{C_{ox}}{kL}\right)^{\frac{1}{2}}\leq\frac{L_{OV}}{L_{N}}\Gamma\mu_n]
每个阶段都表现出相同的传播延迟。对于最后一个阶段：
[t_{PN}=\frac{C_L}{K_N}\Gamma]
整体传播延迟为：
[t_P=\left(\frac{Nk}{2}\right)\left(\frac{L_{n}}{L_{p}}\right)\left(\frac{L_{OV}}{L_{N}}\right)\left(\frac{C_L}{kK}\right)^{\frac{1}{2}}\Gamma+\frac{C_L}{kK}\Gamma]
第一个项随着(k)的增加而增加，而第二个项随着(k)的增加而减少。因此，存在一个最优的比例因子(k_{OPT}\approx2.7)，可以最小化给定负载电容下的整体传播延迟。然而，这个(k)值在硅面积消耗方面并不是最优的，因此在实际输出缓冲器中可能会使用更大的比例因子。
下面通过几个例子来具体说明传播延迟的计算：
-
例12.3 无缓冲CMOS传播延迟
：估算单个CMOS阶段驱动10 pF片外负载的传播延迟。
- 首先计算工艺跨导参数：
- (k_P’=\mu_p\varepsilon_{ox}/t_{ox}=230\times3.9\times8.85\times10^{-14}/9\times10^{-7}=88\ \mu A/V^2)
- (k_N’=\mu_n\varepsilon_{ox}/t_{ox}=580\times3.9\times8.85\times10^{-14}/9\times10^{-7}=220\ \mu A/V^2)
- 然后计算器件(K)值：
- (K_P = k_P’\frac{W_P}{L_P}=88\times\frac{3.0}{0.6}=440\ \mu A/V^2)
- (K_N = k_N’\frac{W_N}{L_N}=220\times\frac{1.2}{0.6}=440\ \mu A/V^2)
- 接着计算传播延迟参数(\Gamma)：
[
\Gamma=\frac{1}{2}\left(\frac{V_{DD}-V_T}{V_{DD}-V_T}\right)+\frac{1}{4}\ln\left(\frac{V_{DD}-V_T}{V_{DD}-V_T}\right)= - 0.69\ V^{-1}
]
- 最后计算传播延迟：
[t_P\approx\frac{10\times10^{-12}}{440\times0.69}\approx15.7\ ns]
-
例12.4 带两个缓冲阶段的传播延迟 ：估算带有两个缓冲阶段的CMOS反相器驱动10 pF负载的传播延迟，缓冲器的比例因子为5。
- 同样，(\Gamma = - 0.69\ V^{-1})，(K_{P0}=K_{N0}=440\ \mu A/V^2)。
- 计算单位面积的氧化物电容(C_{ox}=\varepsilon_{ox}/t_{ox}=3.83\times10^{-15}\ F/m^2)。
- 第一阶段的负载电容(C_{L0}=C_{IN1}=3.83\times10^{-15}\times(15\times0.6 + 2\times15\times0.1)+3.83\times10^{-15}\times(6\times0.6 + 2\times6\times0.1)=64\ fF)。
-
零阶段的传播延迟：
[t_{P0}\approx\frac{64\times10^{-15}}{440\times0.69}\approx100\ ps] -
第一缓冲阶段，晶体管宽度按比例因子5缩放，器件跨导参数变为原来的5倍，即(K_1 = 5K_0 = 2200\ \mu A/V^2)，负载电容也增加5倍，(C_{L1}=C_{IN2}=5C_{IN1}=320\ fF)，传播延迟为：
[t_{P1}\approx\frac{320\times10^{-15}}{2200\times0.69}\approx100\ ps] -
第二缓冲阶段，器件跨导参数(K_2 = 5K_1 = 11\ mA/V^2)，负载电容为10 pF，传播延迟为：
[t_{P2}\approx\frac{10\times10^{-12}}{11\times0.69}\approx630\ ps] -
整体延迟为：
[t_P=t_{P0}+t_{P1}+t_{P2}=100 + 100 + 630 = 830\ ps]
-
例12.5 带四个缓冲阶段的传播延迟 ：估算带有四个缓冲阶段的CMOS反相器驱动10 pF负载的传播延迟，(N = 4)，(k = 5)，(\Gamma = - 0.69\ V^{-1})，(K_0 = 440\ \mu A/V^2)。
整体传播延迟为：
[
\begin{align }
t_P&=\left(\frac{Nk}{2}\right)\left(\frac{L_{n}}{L_{p}}\right)\left(\frac{L_{OV}}{L_{N}}\right)\left(\frac{C_L}{kK}\right)^{\frac{1}{2}}\Gamma+\frac{C_L}{kK}\Gamma\
&=(4\times5)\left(\frac{1.580}{2.30}\right)\left(\frac{0.6\times10^{-6}}{2\times0.1\times10^{-6}}\right)\left(\frac{10\times10^{-12}}{5\times440\times10^{-6}}\right)^{\frac{1}{2}}\times(- 0.69)+\frac{10\times10^{-12}}{5\times440\times10^{-6}}\times(- 0.69)\
&=425\ ps
\end{align }
]
虽然与无缓冲的例子相比，整体传播延迟显著降低，但缓冲阶段占用了相当大的芯片面积。最后一个阶段单独消耗的硅面积约为零阶段的54倍。实际上，这种设计在硅面积或整体延迟方面都不是最优的。一般来说，在最优设计中，所有阶段的延迟大致相等。
3. 三态输出
许多数字系统通过数据总线、地址总线和控制总线来路由信号。在这样的系统中，多个驱动设备共享总线的公共铜线，为了避免潜在的冲突，在特定时间内只有一个设备应尝试驱动总线。这通过三态输出来实现，其中第三态是高阻抗或“高Z”状态。在高Z状态下，输出有效地被禁用，使得该电气节点可以浮动到由另一个（启用）设备设置的任何电压。
三态操作可以通过在二态设备之后放置一个传输门或对二态门进行内部修改来实现，但后一种方法更为常见。
任何CMOS门都可以通过添加四个MOSFET来提供三态功能，以反相器为例，如图12.13所示。(M_{NE})和(M_{PE})使得核心门（由(M_{NO})和(M_{PO})组成）能够与电源轨断开。因此，如果使能信号为低，(M_{NE})和(M_{PE})都截止，提供高Z操作；如果使能信号为高，(M_{NE})和(M_{PE})都处于线性状态，允许核心门正常工作。
同样的基本设计可以用于其他CMOS门，如NAND2电路，如图12.14所示，也只需要四个额外的MOSFET来提供三态功能。这个概念可以扩展到任何复杂度的CMOS门，但必须考虑MOSFET的缩放问题，适用与第6章中讨论的相同设计规则。
在CMOS缓冲器/输出驱动器中，MOSFET的宽度很大，添加两个功率开关晶体管会消耗大量的硅面积。因此，三态CMOS缓冲器通常如图12.15所示实现，这种设计总共需要12个MOS晶体管，但只有两个输出驱动晶体管。虽然图12.13的三态反相器总体上需要的晶体管较少（6个），但它包含四个输出驱动设备，会消耗大量的硅面积。
4. 接口电路
数字系统通常将不同电压电平的电路组合在一起，这就需要接口电路来转换或移位电压电平。目前，电压转换电路最常用于不同(V_{DD})值的CMOS电路之间，下面详细介绍两种常见的电压转换情况。
4.1 高压CMOS到低压CMOS
许多CMOS VLSI电路使用两个或更多的电源电压，输出驱动器可以使用较大的(V_{DD})以实现更高的数据速率和更宽的噪声裕度，而核心电路在较低的(V_{DD})下工作以减少功耗。
从高压CMOS（HV CMOS）到低压CMOS（LV CMOS）的转换可以使用非对称CMOS反相器来实现，如图12.16所示。由(M_{PT})和(M_{NT})组成的电平转换电路连接到较低的电源电压(V_{DDL})，但其设计的中点电压（开关阈值）等于较大电源电压(V_{DDH})的一半。因此：
[V_M=\frac{V_{TN}+V_{DDL}+V_{TP}}{K_P/K_N + 1}=\frac{V_{DDH}}{2}]
整理后，所需的器件跨导参数比为：
[
\frac{K_N}{K_P}=\frac{V_{DDL}}{V_{DDH}/2 - V_T}-\frac{V_{DDH}/2 - V_T}{V_{DDH}/2 - V_T}
]
例12.6：3.3 V到2.5 V CMOS电平转换器
设计一个CMOS电平转换器，用于连接3.3 V电路和2.5 V电路，并绘制该电路的传输特性。假设所有电路的(V_{TN}=|V_{TP}| = 0.5\ V)。
- 计算器件跨导参数比：
[
\frac{K_N}{K_P}=\frac{2.5}{3.3/2 - 0.5}-\frac{3.3/2 - 0.5}{3.3/2 - 0.5}=0.093
]
- 计算晶体管宽度比：
[
\frac{W_N}{W_P}=\frac{\mu_p}{\mu_n}\times\frac{K_N}{K_P}=\frac{230}{580}\times0.093 = 0.037
]
- 电压传输特性可以分段计算如下：
[
V_{OUT}=\begin{cases}
2.5\ V, & V_{IN}\leq0.5\ V\
2.5-(V_{IN}-0.5)\times0.093\times2, & 0.5\ V\lt V_{IN}\leq1.65\ V\
1.25-(V_{IN}-1.65)\times0.093\times2, & 1.65\ V\lt V_{IN}\leq2.2\ V\
0\ V, & V_{IN}\geq2.2\ V
\end{cases}
]
使用非对称反相器进行HV CMOS到LV CMOS转换的一个缺点是器件宽度比可能与1相差很大，需要一个非常大的p - MOS晶体管。另一种避免这个问题的方法是使用施密特触发器电路，如图12.18所示。
4.2 低压CMOS到高压CMOS
从LV CMOS到HV CMOS的电压转换可以使用如图12.19所示的电压放大器来实现。当(V_{IN}=0)时，(M_{PO})和(M_{NI})处于线性状态，而(M_{NO})和(M_{PI})截止，因此(V_{OUT}=V_{DDH})；当输入为逻辑“1”时，(M_{NO})和(M_{PI})处于线性状态，但(M_{PO})和(M_{NI})截止，因此(V_{OUT}=0)。因此，这个转换器与上一节的电路一样是反相的。
5. SPICE演示
为了说明上述理论，使用Cadence Capture CIS 10.1.0 PSpice进行了模拟。除非另有说明，使用表12.2和表12.3中给出的1级MOS晶体管模型参数。假设氧化物厚度为9 nm，计算工艺跨导参数。
对于n - MOSFET：
[
KP=(3.9\times8.85\times10^{-14})\times(580)\div(9\times10^{-7})=222\ \mu A/V^2
]
对于p - MOSFET：
[
KP=(3.9\times8.85\times10^{-14})\times(230)\div(9\times10^{-7})=88\ \mu A/V^2
]
假设(L_{OV}=0.1\ \mu m)，确定单位栅极宽度的重叠电容：
[
C_{GSO}=C_{GDO}=(3.9\times8.85\times10^{-14})\times(0.1\times10^{-6})\div(9\times10^{-7})=0.38\ nF/m
]
体效应系数计算如下：
[
\Gamma=\frac{2qN_aC_{ox}}{C_{Si}\varepsilon_{ox}}=\frac{2\times1.602\times10^{-19}\times1\times10^{16}\times3.9\times8.85\times10^{-14}}{11.9\times8.85\times10^{-14}\times9\times10^{-7}}\approx0.15\ V^{1/2}
]
SPICE例12.1：CMOS传输门
使用电流源(I_{IN})的直流扫描研究图12.20所示的CMOS传输门。当使能电压(V_{ENABLE})设置为2.5 V时，输入电压与输入电流成正比，如图12.21所示，传输门的“导通”电阻为1.08 kΩ。
SPICE例12.2：带缓冲的CMOS
进行瞬态模拟以确定三种情况下的整体传播延迟：无缓冲的CMOS反相器驱动1 pF负载（如图12.22所示）、带有两个缓冲阶段的CMOS反相器驱动1 pF负载（如图12.23所示）以及带有四个缓冲阶段的CMOS反相器驱动1 pF负载（如图12.24所示）。对于带缓冲的情况，晶体管宽度在每个连续阶段按比例因子3增大。在所有三种情况下使用相同的突变输入波形，(V_1 = 0)，(V_2 = 2.5\ V)，(T_D = 0)，(T_R = 0)，(T_F = 0)，(P_W = 10\ ns)，(P_E_R = 20\ ns)。图12.25的瞬态模拟结果表明，使用两个缩放的缓冲阶段可以显著降低整体传播延迟。然而，再添加两个缓冲阶段对于这种负载的整体传播延迟几乎没有额外的好处。
SPICE例12.3：三态CMOS
使用图12.26所示的电路研究三态CMOS反相器的行为。输入和使能电压使用脉冲源，输入设置为使能信号频率的两倍。图12.27的结果表明，当使能信号为高时，获得正常的反相器动作；否则，反相器进入高阻抗状态，输出电压由电阻分压器网络固定在(V_{DD}/2)。
6. 总结
数字集成电路需要实现特殊的输入、输出和接口电路，以及组合逻辑门、时序逻辑门和存储器。输入必须有保护电路，以防止在处理过程中发生ESD损坏，以及用于启用/禁用操作的传输门。输出引脚通常需要大电流输出驱动器和三态操作，以实现与总线的兼容性。接口电路用于在不同电压下工作的电路之间进行电压电平转换。
以下是相关参数的表格总结：
|参数|n - MOSFET|p - MOSFET|
| ---- | ---- | ---- |
|工艺跨导参数(KP)|(222\ \mu A/V^2)|(88\ \mu A/V^2)|
|阈值电压(V_{TO})|(0.5\ V)|(-0.5\ V)|
|体效应系数(\Gamma)|(0.15\ V^{1/2})|(0.15\ V^{1/2})|
|重叠电容(C_{GSO})|(0.38\ nF/m)|(0.38\ nF/m)|
|重叠电容(C_{GDO})|(0.38\ nF/m)|(0.38\ nF/m)|
下面是一个简单的mermaid流程图，展示CMOS输出缓冲器的基本工作流程：
graph TD;
A[输入信号] --> B[CMOS反相器];
B --> C{是否需要缓冲};
C -- 是 --> D[缓冲器阶段1];
D --> E[缓冲器阶段2];
E --> F[...];
F --> G[缓冲器阶段N];
G --> H[负载电容];
C -- 否 --> H;
通过以上对CMOS电路的输出缓冲、三态输出和接口电路的详细分析，我们可以更好地理解和设计数字集成电路，以满足不同的应用需求。在实际设计中，需要综合考虑传播延迟、硅面积和功耗等因素，以实现最优的性能。
CMOS电路输出缓冲、三态输出及接口电路详解
7. 实际应用中的考虑因素
在实际应用CMOS电路的输出缓冲、三态输出和接口电路时，有几个关键因素需要考虑，这些因素会影响电路的性能和可靠性。
7.1 功耗
功耗是CMOS电路设计中一个重要的考虑因素。在输出缓冲器中，随着缓冲阶段的增加，虽然传播延迟可能会降低，但由于更多的晶体管被激活，功耗也会相应增加。特别是在使用宽尺寸的MOSFET时，静态和动态功耗都会显著上升。例如，在三态CMOS缓冲器中，额外的功率开关晶体管会增加静态功耗。为了降低功耗，可以采用以下策略：
-
优化比例因子
：选择合适的比例因子(k)，在降低传播延迟的同时，避免过度增加晶体管尺寸，从而减少功耗。
-
动态电源管理
：在不需要高数据速率时，降低电源电压(V_{DD})，可以有效降低动态功耗。
7.2 噪声
噪声可能会影响电路的正常工作，特别是在接口电路中。当进行电压电平转换时，噪声可能会导致信号失真。例如，在高压CMOS到低压CMOS的转换中，使用非对称反相器时，由于器件宽度比的差异，可能会引入额外的噪声。为了减少噪声的影响，可以采取以下措施：
-
滤波电路
：在接口电路中添加滤波电容，以平滑电压信号，减少噪声干扰。
-
施密特触发器
：如前文所述，使用施密特触发器电路可以提高噪声容限，增强电路的抗干扰能力。
7.3 布局设计
布局设计对CMOS电路的性能也有重要影响。不合理的布局可能会导致信号干扰、延迟增加等问题。在设计三态输出电路和接口电路时，需要注意以下几点：
-
电源和地的布线
：确保电源和地的布线具有低阻抗，以减少电源噪声和地弹效应。
-
信号隔离
：将不同电压电平的信号进行隔离，避免相互干扰。
8. 案例分析
为了更好地理解上述理论和实际应用中的考虑因素，下面通过一个具体的案例进行分析。
假设我们需要设计一个数字系统，其中包含一个3.3 V的CMOS电路和一个2.5 V的CMOS电路，需要在它们之间进行电压转换。同时，3.3 V电路的输出需要驱动一个10 pF的负载，并且要求具有较低的传播延迟。
8.1 电压转换电路设计
根据前文的介绍，我们可以选择使用非对称反相器或施密特触发器电路进行电压转换。考虑到非对称反相器可能需要较大的p - MOS晶体管，为了减少硅面积和噪声影响，我们选择使用施密特触发器电路，如图12.18所示。
计算器件跨导参数比和晶体管宽度比，以确保电路能够正确地将3.3 V信号转换为2.5 V信号。
8.2 输出缓冲器设计
为了驱动10 pF的负载并降低传播延迟，我们可以使用带缓冲阶段的CMOS反相器。根据前面的例子，我们可以选择合适的缓冲阶段数和比例因子。假设我们选择四个缓冲阶段，比例因子为5。
计算每个阶段的传播延迟和整体传播延迟，确保满足设计要求。同时，考虑功耗和布局设计，优化电路性能。
9. 操作步骤总结
在设计和实现CMOS电路的输出缓冲、三态输出和接口电路时，可以遵循以下操作步骤：
- 确定设计要求 ：明确电路的功能、负载电容、电压电平、传播延迟等要求。
- 选择合适的电路结构 ：根据设计要求，选择合适的输出缓冲器结构、三态输出电路和接口电路。
- 计算参数 ：计算工艺跨导参数、器件(K)值、传播延迟参数等。
- 设计电路 ：根据计算结果，设计具体的电路，包括晶体管尺寸、比例因子等。
- 进行模拟验证 ：使用SPICE等工具进行模拟，验证电路的性能，如传播延迟、功耗、噪声等。
- 优化设计 ：根据模拟结果，对电路进行优化，调整参数和布局，以满足设计要求。
- 布局设计 ：进行合理的布局设计，确保电路的可靠性和性能。
10. 总结与展望
通过对CMOS电路的输出缓冲、三态输出和接口电路的详细研究，我们了解了这些电路的工作原理、设计方法和实际应用中的考虑因素。在数字集成电路设计中，合理使用这些电路可以提高电路的性能和兼容性。
未来，随着集成电路技术的不断发展，对CMOS电路的性能要求也会越来越高。例如，更低的功耗、更高的数据速率和更小的硅面积。为了满足这些需求，需要不断探索新的电路结构和设计方法。同时，随着物联网、人工智能等领域的发展，CMOS电路将在更多的应用场景中发挥重要作用。
以下是一个总结表格，对比不同电路的特点：
|电路类型|优点|缺点|适用场景|
| ---- | ---- | ---- | ---- |
|无缓冲CMOS反相器|结构简单，硅面积小|传播延迟大，驱动能力弱|负载电容小的场景|
|带缓冲CMOS反相器|传播延迟小，驱动能力强|功耗大，硅面积大|负载电容大的场景|
|三态CMOS输出|避免总线冲突，提高系统灵活性|需要额外的晶体管，增加复杂度|多设备共享总线的场景|
|非对称反相器接口电路|结构简单|器件宽度比差异大，可能需要大尺寸晶体管|电压转换要求不高的场景|
|施密特触发器接口电路|噪声容限高|电路复杂度稍高|对噪声敏感的电压转换场景|
下面是一个mermaid流程图，展示整个设计流程：
graph TD;
A[确定设计要求] --> B[选择电路结构];
B --> C[计算参数];
C --> D[设计电路];
D --> E[模拟验证];
E -- 不满足要求 --> C;
E -- 满足要求 --> F[优化设计];
F --> G[布局设计];
通过以上的分析和总结，我们可以更好地掌握CMOS电路的输出缓冲、三态输出和接口电路的设计和应用，为实际的数字集成电路设计提供有力的支持。
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