cpu之stall_ctr

coolsunxu

于 2017-12-19 16:10:00 发布

阅读量1.1k

点赞数

CC 4.0 BY-SA版权

分类专栏： Verilog CPU 文章标签： cpu

本文链接：https://blog.youkuaiyun.com/coolsunxu/article/details/78833661

Verilog 同时被 2 个专栏收录

29 篇文章

订阅专栏

CPU

24 篇文章

订阅专栏

本文介绍了一个使用Verilog编写的简单状态机模块，该模块主要用于处理分支暂停和ID暂停逻辑。通过同步复位和时钟边沿检测，模块能够根据输入信号调整内部状态，并在特定条件下更新输出状态。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module stall_ctr(
	input wire rst,
	input wire clk,
	input wire stall_id,
	input wire stall_branch,//分支暂停
	output reg[1:0] stall_branch_t,
	output reg stall_id_t
);


/*always @(negedge clk) begin
	if (stall_branch_t!=2'b00) begin
		stall_branch_t<= stall_branch_t -2'h1;
	end
	
end*/

always @(rst,clk,stall_id,stall_branch) begin//*********
	if (rst==1'b1) begin
		stall_id_t <= 1'b0;
		stall_branch_t <= 2'b00;
	end else begin
		stall_id_t <= stall_id;
		if (stall_branch==1'b1&&stall_branch_t == 2'b00) begin
			stall_branch_t <= 2'b11;
		end
		if (stall_branch_t!=2'b00&&clk==1'b0) begin
		
		      stall_branch_t<= stall_branch_t -2'h1;
	  end
	end
end


endmodule