verilog实现38译码器

最新推荐文章于 2025-06-09 11:07:32 发布

原创最新推荐文章于 2025-06-09 11:07:32 发布 · 4.2w 阅读

111 ·

CC 4.0 BY-SA版权

文章标签：

#verilog #译码器

Verilog 专栏收录该内容

29 篇文章

订阅专栏

本文介绍了一个简单的3到8线译码器的设计及其验证过程。该设计使用Verilog HDL语言实现，并通过一系列测试用例来验证其正确性。文章详细展示了如何定义模块、内部信号连接以及如何进行测试。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module decode_38 (
	input wire[2:0] a,
	output reg[7:0] y
);
	integer i;
	always @(*) begin //******
		for (i=0;i<8;i=i+1) begin
			if (a==i)
				y[i]<=1;
			else y[i]<=0;
		end
	end
endmodule

module decode_38_tb;
	reg A,B,C;
	wire [7:0] y;
	wire [2:0] a;
	assign a={A,B,C};
	decode_38 D(.a(a),
							.y(y)
							);
	initial begin
		A=0;B=0;C=0;#100;
		A=0;B=0;C=1;#100;
		A=0;B=1;C=0;#100;
		A=0;B=1;C=1;#100;
		A=1;B=0;C=0;#100;
		A=1;B=0;C=1;#100;
		A=1;B=1;C=0;#100;
		A=1;B=1;C=1;#100;
	end
endmodule