VGA显示基础实现

最新推荐文章于 2025-02-13 11:37:36 发布

cjhz2333

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文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/cjhz2333/article/details/130420863

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1.VGA介绍

1.1 VGA定义

VGA（Video Graphics Array）：视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。VGA接口共有15针，分成3排，每排5个孔，显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。

1.2 VGA硬件电路介绍

VGA接口是一种D型接口，上面共有15针孔，分成三排，每排五个。其中，除了2根NC（Not Connect)信号、3根显示数据总线和5个GND信号，比较重要的是3根RGB彩色分量信号和2根扫描同步信号HSYNC和VSYNC针。VGA接口中彩色分量采用RS343电平标准。RS343电平标准的峰值电压为1V。VGA接口是显卡上应用最为广泛的接口类型，多数的显卡都带有此种接口。有些不带VGA接口而带有DVI(Digital Visual Interface数字视频接口）接口的显卡，也可以通过一个简单的转接头将DVI接口转成VGA接口，通常没有VGA接口的显卡会附赠这样的转接头。

常用的专用VGA视频编码芯片有ADV/GM7123，然后通过标准的VGA物理接口输出，实现与VGA显示器通信。

大多数计算机与外部显示设备之间都是通过模拟VGA接口连接，计算机内部以数字方式生成的显示图像信息，被显卡中的数字/模拟转换器转变为R、G、B三原色信号和行、场同步信号，信号通过电缆传输到显示设备中。对于模拟显示设备，如模拟CRT显示器，信号被直接送到相应的处理电路，驱动控制显像管生成图像。而对于LCD、DLP等数字显示设备，显示设备中需配置相应的A/D（模拟/数字）转换器，将模拟信号转变为数字信号。在经过D/A和A/D两次转换后，不可避免地造成了一些图像细节的损失。VGA接口应用于CRT显示器无可厚非，但用于连接液晶之类的显示设备，则转换过程的图像损失会使显示效果略微下降。
而且可以从接口处来判断显卡是独显还是集成显卡，VGA接口竖置的说明是集成显卡，VGA接口横置说明是独立显卡（一般的台式主机都可以用此方法来查看）。

1.3 VGA管脚

管脚定义：

管脚	定义
1	红基色
2	绿基色
3	蓝基色
4	地址码 ID Bit
5	自测试
6	红地
7	绿地
8	蓝地
9	保留(各家定义不同)
10	数字码
11	地址码
12	地址码
13	行同步
14	场同步
15	地址码(各家定义不同)

1.4 VGA显示原理

VGA通过引脚的模拟电压(0V-0.714V)显示红绿蓝三种颜色，不同的电压值对应不同的颜色。
VGA驱动显示器用的是扫描的方式，一般是逐行扫描。
逐行扫描是扫描从屏幕左上角一点开始，从左像右逐点扫描，每扫描完一行,电子束回到屏幕的左边下一行的起始位置，在这期间，CRT对电子束进行消隐，每行结束时，用行同步信号进行同步；
当扫描完所有的行，形成一帧后，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐,开始下一帧。

在这里插入图片描述
FPGA芯片驱动VGA显示，需要先产生模拟信号，这就要借助数模转换器D/A，利用D/A产生模拟信号，输出至VGA的RED、GREEN、BLUE基色数据线。另一种方法是利用电阻网络分流模拟D/A实现的。
具体颜色对应的电压值：

RED	GREEN	BLUE	颜色
0.714V	0V	0V	红色
0V	0.714V	0V	绿色
0V	0V	0.714V	蓝色
0V	0V	0.354V	暗蓝色
0V	0V	0V	黑色

1.5 VGA通信协议

VS：帧时序
帧时序的四个部分别是:同步脉冲(Sync o)、显示后沿(Back porch p)、显示时序段(Display interval q)和显示前沿(Front porchr)。其中同步脉冲(Sync o)、显示后沿(Back porch p)和显示前沿(Front porch r)是消隐区，RGB信号无效，屏幕不显示数据。显示时序段(Display interval q)是有效数据区。

HS：行时序
行时序的四个部分分别是:同步脉冲(Sync a)、显示后沿(Back porch b)、显示时序(Display interval c)和显示前沿(Front porchd)。其中同步脉冲(Sync a)、显示后沿(Back porch b)和显示前沿(Front porch d)是消隐区，RGB信号无效，屏幕不显示数据。显示时序段(Display interval c)是有效数据区。

VGA时序解析：
在这里插入图片描述

2. ALTPLL

使用640×480 60HZ,对应时钟为25M,需要使用PLL进行分频时钟频率 = 行帧长 × 列帧长 * 刷新率,640 ×480 60HZ对应时钟频率= 800 ×525 × 60 = 25.2M
在这里插入图片描述
基础时钟选择50M

取消勾选输出使能
在这里插入图片描述

c0默认输出50M即可

c1分频到25M,如需其他时钟频率可以自己进行设置

勾选如下选项后finish

3. 显示名字

3.1 准备字模

这里使用的是生成字模的网站，比较好用，网站地址如下：
https://www.zhetao.com/fontarray.html
生成的字模如下，需要把字符的前缀’0x’和后缀’,'都删掉：

    0x00, 0x40, 0x01, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 
    0x78, 0x40, 0x01, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 
    0x48, 0x40, 0x7f, 0xfc, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 
    0x57, 0xfe, 0x01, 0x00, 0x00, 0x00, 0x18, 0x00, 0x3c, 0x00, 0x3c, 0x00, 0x18, 0x00, 0x18, 0x00, 0x7e, 0x00, 0x18, 0x00, 0x18, 0x00, 0x18, 0x00, 0x7e, 0x00, 0x3c, 0x00, 0x3c, 0x00, 
    0x50, 0x80, 0x29, 0x28, 0x00, 0x00, 0x24, 0x00, 0x42, 0x00, 0x42, 0x00, 0x24, 0x00, 0x24, 0x00, 0x42, 0x00, 0x24, 0x00, 0x24, 0x00, 0x24, 0x00, 0x40, 0x00, 0x42, 0x00, 0x42, 0x00, 
    0x61, 0x20, 0x11, 0x10, 0x00, 0x00, 0x40, 0x00, 0x42, 0x00, 0x42, 0x00, 0x42, 0x00, 0x42, 0x00, 0x04, 0x00, 0x42, 0x00, 0x40, 0x00, 0x42, 0x00, 0x40, 0x00, 0x42, 0x00, 0x42, 0x00, 
    0x51, 0x20, 0x29, 0x28, 0x00, 0x00, 0x40, 0x00, 0x02, 0x00, 0x42, 0x00, 0x42, 0x00, 0x42, 0x00, 0x04, 0x00, 0x42, 0x00, 0x40, 0x00, 0x42, 0x00, 0x40, 0x00, 0x42, 0x00, 0x02, 0x00, 
    0x4a, 0x20, 0x01, 0x00, 0x00, 0x00, 0x5c, 0x00, 0x04, 0x00, 0x02, 0x00, 0x42, 0x00, 0x42, 0x00, 0x08, 0x00, 0x42, 0x00, 0x5c, 0x00, 0x42, 0x00, 0x78, 0x00, 0x02, 0x00, 0x04, 0x00, 
    0x4b, 0xfc, 0x29, 0x28, 0x7e, 0x00, 0x62, 0x00, 0x18, 0x00, 0x04, 0x00, 0x42, 0x00, 0x42, 0x00, 0x08, 0x00, 0x42, 0x00, 0x62, 0x00, 0x42, 0x00, 0x44, 0x00, 0x04, 0x00, 0x18, 0x00, 
    0x48, 0x20, 0x11, 0x10, 0x00, 0x00, 0x42, 0x00, 0x04, 0x00, 0x08, 0x00, 0x42, 0x00, 0x42, 0x00, 0x10, 0x00, 0x42, 0x00, 0x42, 0x00, 0x42, 0x00, 0x02, 0x00, 0x08, 0x00, 0x04, 0x00, 
    0x69, 0x28, 0x2a, 0xa8, 0x00, 0x00, 0x42, 0x00, 0x02, 0x00, 0x10, 0x00, 0x42, 0x00, 0x42, 0x00, 0x10, 0x00, 0x42, 0x00, 0x42, 0x00, 0x42, 0x00, 0x02, 0x00, 0x10, 0x00, 0x02, 0x00, 
    0x51, 0x24, 0x02, 0x80, 0x00, 0x00, 0x42, 0x00, 0x42, 0x00, 0x20, 0x00, 0x42, 0x00, 0x42, 0x00, 0x10, 0x00, 0x42, 0x00, 0x42, 0x00, 0x42, 0x00, 0x42, 0x00, 0x20, 0x00, 0x42, 0x00, 
    0x42, 0x22, 0x04, 0x40, 0x00, 0x00, 0x22, 0x00, 0x42, 0x00, 0x42, 0x00, 0x24, 0x00, 0x24, 0x00, 0x10, 0x00, 0x24, 0x00, 0x22, 0x00, 0x24, 0x00, 0x44, 0x00, 0x42, 0x00, 0x42, 0x00, 
    0x44, 0x22, 0x08, 0x20, 0x00, 0x00, 0x1c, 0x00, 0x3c, 0x00, 0x7e, 0x00, 0x18, 0x00, 0x18, 0x00, 0x10, 0x00, 0x18, 0x00, 0x1c, 0x00, 0x18, 0x00, 0x38, 0x00, 0x7e, 0x00, 0x3c, 0x00, 
    0x40, 0xa0, 0x30, 0x18, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 
    0x40, 0x40, 0xc0, 0x06, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00

3.2 代码实现

verilog代码：

module VGA_name(
OSC_50,     //原CLK2_50时钟信号
VGA_CLK,    //VGA自时钟
VGA_HS,     //行同步信号
VGA_VS,     //场同步信号
VGA_BLANK,  //复合空白信号控制信号  当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC,   //符合同步控制信号      行时序和场时序都要产生同步脉冲
VGA_R,      //VGA绿色
VGA_B,      //VGA蓝色
VGA_G);     //VGA绿色
 input OSC_50;     //外部时钟信号CLK2_50
 output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;
 output [7:0] VGA_R,VGA_B,VGA_G;
 parameter H_FRONT = 16;     //行同步前沿信号周期长
 parameter H_SYNC = 96;      //行同步信号周期长
 parameter H_BACK = 48;      //行同步后沿信号周期长
 parameter H_ACT = 640;      //行显示周期长
 parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;        //行空白信号总周期长
 parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;  //行总周期长耗时
 parameter V_FRONT = 11;     //场同步前沿信号周期长
 parameter V_SYNC = 2;       //场同步信号周期长
 parameter V_BACK = 31;      //场同步后沿信号周期长
 parameter V_ACT = 480;      //场显示周期长
 parameter V_BLANK = V_FRONT+V_SYNC+V_BACK;        //场空白信号总周期长
 parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;  //场总周期长耗时
 reg [10:0] H_Cont;        //行周期计数器
 reg [10:0] V_Cont;        //场周期计数器
 wire [7:0] VGA_R;         //VGA红色控制线
 wire [7:0] VGA_G;         //VGA绿色控制线
 wire [7:0] VGA_B;         //VGA蓝色控制线
 reg VGA_HS;
 reg VGA_VS;
 reg [10:0] X;             //当前行第几个像素点
 reg [10:0] Y;             //当前场第几行
 reg CLK_25;
 always@(posedge OSC_50)
    begin 
      CLK_25=~CLK_25;         //时钟
    end 
    assign VGA_SYNC = 1'b0;   //同步信号低电平
    assign VGA_BLANK = ~((H_Cont<H_BLANK)||(V_Cont<V_BLANK));  //当行计数器小于行空白总长或场计数器小于场空白总长时，空白信号低电平
    assign VGA_CLK = ~CLK_to_DAC;  //VGA时钟等于CLK_25取反
    assign CLK_to_DAC = CLK_25;
 always@(posedge CLK_to_DAC)
    begin
        if(H_Cont<H_TOTAL)           //如果行计数器小于行总时长
            H_Cont<=H_Cont+1'b1;      //行计数器+1
        else H_Cont<=0;              //否则行计数器清零
        if(H_Cont==H_FRONT-1)        //如果行计数器等于行前沿空白时间-1
            VGA_HS<=1'b0;             //行同步信号置0
        if(H_Cont==H_FRONT+H_SYNC-1) //如果行计数器等于行前沿+行同步-1
            VGA_HS<=1'b1;             //行同步信号置1
        if(H_Cont>=H_BLANK)          //如果行计数器大于等于行空白总时长
            X<=H_Cont-H_BLANK;        //X等于行计数器-行空白总时长   （X为当前行第几个像素点）
        else X<=0;                   //否则X为0
    end
 always@(posedge VGA_HS)
    begin
        if(V_Cont<V_TOTAL)           //如果场计数器小于行总时长
            V_Cont<=V_Cont+1'b1;      //场计数器+1
        else V_Cont<=0;              //否则场计数器清零
        if(V_Cont==V_FRONT-1)       //如果场计数器等于场前沿空白时间-1
            VGA_VS<=1'b0;             //场同步信号置0
        if(V_Cont==V_FRONT+V_SYNC-1) //如果场计数器等于行前沿+场同步-1
            VGA_VS<=1'b1;             //场同步信号置1
        if(V_Cont>=V_BLANK)          //如果场计数器大于等于场空白总时长
            Y<=V_Cont-V_BLANK;        //Y等于场计数器-场空白总时长    （Y为当前场第几行）  
        else Y<=0;                   //否则Y为0
    end
    reg valid_yr;
 always@(posedge CLK_to_DAC)
    if(V_Cont == 10'd32)         //场计数器=32时
        valid_yr<=1'b1;           //行输入激活
    else if(V_Cont==10'd512)     //场计数器=512时
        valid_yr<=1'b0;           //行输入冻结
    wire valid_y=valid_yr;       //连线   
    reg valid_r;            
 always@(posedge CLK_to_DAC)   
    if((H_Cont == 10'd32)&&valid_y)     //行计数器=32时
        valid_r<=1'b1;                   //像素输入激活
    else if((H_Cont==10'd512)&&valid_y) //行计数器=512时 
        valid_r<=1'b0;                   //像素输入冻结
    wire valid = valid_r;               //连线
    wire[10:0] x_dis;     //像素显示控制信号
    wire[10:0] y_dis;     //行显示控制信号
    assign x_dis=X;       //连线X
    assign y_dis=Y;       //连线Y
        parameter

char_line00=240'h004001000000000000000000000000000000000000000000000000000000,
char_line01=240'h784001000000000000000000000000000000000000000000000000000000,
char_line02=240'h48407ffc0000000000000000000000000000000000000000000000000000,
char_line03=240'h57fe0100000018003c003c00180018007e001800180018007e003c003c00,
char_line04=240'h508029280000240042004200240024004200240024002400400042004200,
char_line05=240'h612011100000400042004200420042000400420040004200400042004200,
char_line06=240'h512029280000400002004200420042000400420040004200400042000200,
char_line07=240'h4a20010000005c000400020042004200080042005c004200780002000400,
char_line08=240'h4bfc29287e00620018000400420042000800420062004200440004001800,
char_line09=240'h482011100000420004000800420042001000420042004200020008000400,
char_line0a=240'h69282aa80000420002001000420042001000420042004200020010000200,
char_line0b=240'h512402800000420042002000420042001000420042004200420020004200,
char_line0c=240'h422204400000220042004200240024001000240022002400440042004200,
char_line0d=240'h4422082000001c003c007e0018001800100018001c00180038007e003c00,
char_line0e=240'h40a030180000000000000000000000000000000000000000000000000000,
char_line0f=240'h4040c0060000000000000000000000000000000000000000000000000000;

    reg[7:0] char_bit;
    always@(posedge CLK_to_DAC)
        if(X==10'd144)char_bit<=9'd240;   //当显示到144像素时准备开始输出图像数据
        else if(X>10'd144&&X<10'd384)     //左边距屏幕144像素到416像素时    416=144+272（图像宽度）
            char_bit<=char_bit-1'b1;       //倒着输出图像信息
            
    reg[29:0] vga_rgb;                //定义颜色缓存
    always@(posedge CLK_to_DAC) 
        if(X>10'd144&&X<10'd384)    //X控制图像的横向显示边界：左边距屏幕左边144像素  右边界距屏幕左边界416像素
            begin case(Y)            //Y控制图像的纵向显示边界：从距离屏幕顶部160像素开始显示第一行数据
                10'd160:
                if(char_line00[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;  //如果该行有数据 则颜色为红色
                else vga_rgb<=30'b0000000000_0000000000_0000000000;                      //否则为黑色
                10'd162:
                if(char_line01[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd163:
                if(char_line02[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd164:
                if(char_line03[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd165:
                if(char_line04[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd166:
                if(char_line05[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd167:
                if(char_line06[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd168:
                if(char_line07[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd169:
                if(char_line08[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd170:
                if(char_line09[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd171:
                if(char_line0a[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd172:
                if(char_line0b[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd173:
                if(char_line0c[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd174:
                if(char_line0d[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd175:
                if(char_line0e[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd176:
                if(char_line0f[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                default:vga_rgb<=30'h0000000000;   //默认颜色黑色
            endcase 
        end
    else vga_rgb<=30'h000000000;             //否则黑色
    assign VGA_R=vga_rgb[23:16];
    assign VGA_G=vga_rgb[15:8];
    assign VGA_B=vga_rgb[7:0];
endmodule

3.3 结果显示

在这里插入图片描述

4.显示彩色条纹

4.1 实验代码

代码如下：

VGA驱动：

`define vga_640_480

`include "vga_para.v"

module vga_ctrl(
    input                 clk         ,//时钟信号 //25.2MHZ
    input                 rst_n       ,//复位信号
    input         [23:0]  data_disp   ,

    output  reg   [10:0]  h_addr      ,//数据有效显示区域行地址
    output  reg   [10:0]  v_addr      ,//数据有效显示区域场地址

    output  reg           vsync       ,
    output  reg           hsync       ,

    output  reg   [7 :0]  vga_r       ,
    output  reg   [7 :0]  vga_b       ,
    output  reg   [7 :0]  vga_g       ,
    output  wire          vga_blk     ,
    output  wire          vga_sync    ,
    output  reg           vga_clk      //25.2MHZ
);

//参数定义
    parameter   H_SYNC_START = 1,
                H_SYNC_STOP  = `H_Sync_Time ,
                H_DATA_START = `H_Sync_Time + `H_Back_Porch + `H_Left_Border,
                H_DATA_STOP  = `H_Sync_Time + `H_Back_Porch + `H_Left_Border + `H_Data_Time,

                V_SYNC_START = 1,
                V_SYNC_STOP  = `V_Sync_Time,
                V_DATA_START = `V_Sync_Time + `V_Back_Porch + `V_Top_Border,
                V_DATA_STOP  = `V_Sync_Time + `V_Back_Porch + `V_Top_Border + `V_Data_Time;

//信号定义
    reg     [11:0]  cnt_h_addr  ;//行地址计数器
    wire            add_h_addr  ;
    wire            end_h_addr  ;

    reg     [11:0]  cnt_v_addr  ;//长地址计数器
    wire            add_v_addr  ;
    wire            end_v_addr  ;

    assign vga_sync = 1'b0;

    assign vga_blk = ~((cnt_h_addr<`H_Front_Porch + `H_Sync_Time + `H_Back_Porch)||(cnt_v_addr<`V_Front_Porch + `V_Sync_Time + `V_Back_Porch)); 

    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            cnt_h_addr <= 12'd0;
        end
        else if(add_h_addr)begin
            if(end_h_addr)begin
                cnt_h_addr <= 12'd0;
            end
            else begin
                cnt_h_addr <= cnt_h_addr + 12'd1;
            end
        end
        else begin
            cnt_h_addr <= 12'd0;
        end
    end

    assign add_h_addr = 1'b1;
    assign end_h_addr = add_h_addr && cnt_h_addr == `H_Total_Time - 1;

    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            cnt_v_addr <= 12'd0;
        end
        else if(add_v_addr)begin
            if(end_v_addr)begin
                cnt_v_addr <= 12'd0;
            end
            else begin
                cnt_v_addr <= cnt_v_addr + 12'd1;
            end
        end
        else begin
            cnt_v_addr <= cnt_v_addr;
        end
    end

    assign add_v_addr = end_h_addr;
    assign end_v_addr = add_v_addr && cnt_v_addr == `V_Total_Time - 1;

    //行场同步信号
    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            hsync <= 1'b1;
        end
        else if(cnt_h_addr == H_SYNC_START - 1)begin
            hsync <= 1'b0;
        end
        else if(cnt_h_addr == H_SYNC_STOP - 1)begin
            hsync <= 1'b1;
        end
        else begin
            hsync <= hsync;
        end
    end

    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            vsync <= 1'b1;
        end
        else if(cnt_v_addr == V_SYNC_START - 1)begin
            vsync <= 1'b0;
        end
        else if(cnt_v_addr == V_SYNC_STOP - 1)begin
            vsync <= 1'b1;
        end
        else begin
            vsync <= vsync;
        end
    end

    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)begin
            vga_clk =0;
        end
        else begin
            vga_clk = ~vga_clk;
        end
    end 

    //数据有效显示区域定义
    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            h_addr <= 11'd0;
        end
        else if((cnt_h_addr >= H_DATA_START - 1) &&( cnt_h_addr <= H_DATA_STOP - 1))begin
            h_addr <= cnt_h_addr - H_DATA_START - 1;
        end
        else begin
            h_addr <= 11'd0;
        end
    end

    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            v_addr <= 11'd0;
        end
        else if((cnt_v_addr >= V_DATA_START - 1) && (cnt_v_addr <= V_DATA_STOP - 1))begin
            v_addr <= cnt_v_addr - V_DATA_START -1;
        end
        else begin
            v_addr <= 11'd0;
        end
    end

    //显示数据
    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            vga_r <= 8'b0;
            vga_g <= 8'b0;
            vga_b <= 8'b0;
        end
        else if((cnt_h_addr >= H_DATA_START - 1) &&( cnt_h_addr <= H_DATA_STOP - 1) 
                && (cnt_v_addr >= V_DATA_START - 1) && (cnt_v_addr <= V_DATA_STOP - 1))begin
            vga_r <= data_disp[23:16];
            vga_g <= data_disp[15: 8];
            vga_b <= data_disp[7 : 0];
        end
        else begin
            vga_r <= 8'b0;
            vga_g <= 8'b0;
            vga_b <= 8'b0;
        end
    end

endmodule

生成数据：

module data_gen(
    input                   clk     ,//时钟信号
    input                   rst_n   ,//复位信号

    input       [10:0]      h_addr  ,//数据有效显示区域地址
    input       [10:0]      v_addr  ,//数据有效显示区域地址
    
    output  reg [23:0]      data_disp        
);
//参数定义
    parameter   BLACK       = 24'h000000,
                RED         = 24'hFF0000,
                GREEN       = 24'h00FF00,
                BLUE        = 24'h0000FF,
                YELLOW      = 24'hFFFF00,
                SKY_BULE    = 24'h00FFFF,
                PURPLE      = 24'hFF00FF,
                GREY        = 24'hC0C0C0,
                WIGHT       = 24'hFFFFFF;

    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)begin
            data_disp <= BLACK;
        end
        else begin
            case(h_addr)
                0  : data_disp <= RED;
                80 : data_disp <= GREEN;
                160: data_disp <= BLUE;
                240: data_disp <= YELLOW;
                320: data_disp <= SKY_BULE;
                400: data_disp <= PURPLE;
                480: data_disp <= GREY;
                560: data_disp <= WIGHT;
                default:data_disp <= data_disp;
            endcase
        end
    end


endmodule

顶层文件:

module vga_top(
    input                  clk         ,//时钟信号
    input                  rst_n       ,//复位信号
  
    output  wire           vsync       ,
    output  wire           hsync       ,
    output  wire   [7 :0]  vga_r       ,
    output  wire   [7 :0]  vga_b       ,
    output  wire   [7 :0]  vga_g       ,
    output                 vga_blk     ,
    output  wire           vga_sync    ,
    output                 vga_clk                  
);
    wire     [23:0]      data_disp   ;

    wire     [10:0]      h_addr      ;
    wire     [10:0]      v_addr      ;


data_gen u_data_gen(
    .clk        (vga_clk    ),//时钟信号
    .rst_n      (rst_n      ),//复位信号
    
    .h_addr     (h_addr     ),//数据有效显示区域地址
    .v_addr     (v_addr     ),//数据有效显示区域地址
        
    .data_disp  (data_disp  )        
);

vga_ctrl u_vga_ctrl(
    .clk         (clk       ),//时钟信号 25.2MHZ
    .rst_n       (rst_n     ),//复位信号
    .data_disp   (data_disp ),

    .h_addr      (h_addr    ),//数据有效显示区域行地址
    .v_addr      (v_addr    ),//数据有效显示区域场地址

    .vsync       (vsync     ),
    .hsync       (hsync     ),

    .vga_r       (vga_r     ),
    .vga_b       (vga_b     ),
    .vga_g       (vga_g     ),
    .vga_blk     (vga_blk   ),
    .vga_sync    (vga_sync  ),
    .vga_clk     (vga_clk   )
);

endmodule

4.2 实验结果

在这里插入图片描述

5.显示彩色图片

先准备一张彩色图片
在这里插入图片描述
使用BMP2Mif工具把图片转为HEX文件

5.1 ROM

图片数据太多需要使用ROM来存储数据
在这里插入图片描述

5.2 实验代码

`define vga_640_480

`include "vga_para.v"

module vga_ctrl(
    input                 clk         ,//时钟信号 //25.2MHZ
    input                 rst_n       ,//复位信号
    output  reg           vsync       ,
    output  reg           hsync       ,

    output  reg   [4 :0]  vga_r       ,
    output  reg   [4 :0]  vga_b       ,
    output  reg   [5 :0]  vga_g       
);

//参数定义
    parameter   H_SYNC_START = 1,
                H_SYNC_STOP  = `H_Sync_Time ,
                H_DATA_START = `H_Sync_Time + `H_Back_Porch + `H_Left_Border,
                H_DATA_STOP  = `H_Sync_Time + `H_Back_Porch + `H_Left_Border + `H_Data_Time,

                V_SYNC_START = 1,
                V_SYNC_STOP  = `V_Sync_Time,
                V_DATA_START = `V_Sync_Time + `V_Back_Porch + `V_Top_Border,
                V_DATA_STOP  = `V_Sync_Time + `V_Back_Porch + `V_Top_Border + `V_Data_Time;

//信号定义
    reg     [11:0]  cnt_h_addr  ;//行地址计数器
    wire            add_h_addr  ;
    wire            end_h_addr  ;

    reg     [11:0]  cnt_v_addr  ;//长地址计数器
    wire            add_v_addr  ;
    wire            end_v_addr  ;

    reg     [13:0]  address     ;
    wire    [15:0]  q           ;
    reg             vga_clk     ;
    wire    [15:0]  data_disp   ;
    
    reg     [10:0]  h_addr      ;//数据有效显示区域行地址
    reg     [10:0]  v_addr      ;//数据有效显示区域场地址

    wire    flag_begin_h        ;
    wire    flag_begin_v        ;
    wire    flag_clear_address  ;
    wire    flag_enable_out2    ;

    assign vga_sync = 1'b0;

pll	pll_inst (
	.areset ( !rst_n ),
	.inclk0 ( clk    ),
	.c0     ( c0     ),//50MHZ
	.c1     ( c1     ) //25MHZ
	);

    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)begin
            vga_clk <= clk;
        end
        else begin
            vga_clk <= c1;
        end
    end


    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            cnt_h_addr <= 12'd0;
        end
        else if(add_h_addr)begin
            if(end_h_addr)begin
                cnt_h_addr <= 12'd0;
            end
            else begin
                cnt_h_addr <= cnt_h_addr + 12'd1;
            end
        end
        else begin
            cnt_h_addr <= 12'd0;
        end
    end

    assign add_h_addr = 1'b1;
    assign end_h_addr = add_h_addr && cnt_h_addr == `H_Total_Time - 1;

    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            cnt_v_addr <= 12'd0;
        end
        else if(add_v_addr)begin
            if(end_v_addr)begin
                cnt_v_addr <= 12'd0;
            end
            else begin
                cnt_v_addr <= cnt_v_addr + 12'd1;
            end
        end
        else begin
            cnt_v_addr <= cnt_v_addr;
        end
    end

    assign add_v_addr = end_h_addr;
    assign end_v_addr = add_v_addr && cnt_v_addr == `V_Total_Time - 1;

    //行场同步信号
    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            hsync <= 1'b1;
        end
        else if(cnt_h_addr == H_SYNC_START - 1)begin
            hsync <= 1'b0;
        end
        else if(cnt_h_addr == H_SYNC_STOP - 1)begin
            hsync <= 1'b1;
        end
        else begin
            hsync <= hsync;
        end
    end

    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            vsync <= 1'b1;
        end
        else if(cnt_v_addr == V_SYNC_START - 1)begin
            vsync <= 1'b0;
        end
        else if(cnt_v_addr == V_SYNC_STOP - 1)begin
            vsync <= 1'b1;
        end
        else begin
            vsync <= vsync;
        end
    end

    //数据有效显示区域定义
    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            h_addr <= 11'd0;
        end
        else if((cnt_h_addr >= H_DATA_START - 1) &&( cnt_h_addr <= H_DATA_STOP - 1))begin
            h_addr <= cnt_h_addr - H_DATA_START - 1;
        end
         else if(address == 48*48 - 1) begin
            h_addr <= 11'd0;
        end
    end

    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            v_addr <= 11'd0;
        end
        else if((cnt_v_addr >= V_DATA_START - 1) && (cnt_v_addr <= V_DATA_STOP - 1))begin
            v_addr <= cnt_v_addr - V_DATA_START -1;
        end
        else if(address == 48*48 - 1) begin
            v_addr <= 11'd0;
        end
    end

    //显示数据
    always@(posedge vga_clk or negedge rst_n)begin
        if(!rst_n)begin
            vga_r <= 5'b0;
            vga_g <= 6'b0;
            vga_b <= 5'b0;
        end
        else if((cnt_h_addr >= H_DATA_START - 1) &&( cnt_h_addr <= H_DATA_STOP - 1) 
                && (cnt_v_addr >= V_DATA_START - 1) && (cnt_v_addr <= V_DATA_STOP - 1))begin
            vga_r <= data_disp[15:11];
            vga_g <= data_disp[10: 5];
            vga_b <= data_disp[4 : 0];
        end
        else begin
            vga_r <= 5'b0;
            vga_g <= 6'b0;
            vga_b <= 5'b0;
        end
    end

    assign data_disp = q;

//ROM地址计数器
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        address <= 0;
    end
    else if ( flag_clear_address ) begin //计数满清零
        address <= 0;
    end
        else if ( flag_enable_out2 ) begin  //在有效区域内+1
        address <= address + 1;
        end
    else begin  //无效区域保持
        address <= address;
    end
end
assign flag_clear_address = address == 48 * 48 - 1;
assign flag_begin_h     = h_addr > ( ( 640 - 48 ) / 2 ) && h_addr < ( ( 640 - 48 ) / 2 ) + 48 + 1;
assign flag_begin_v     = v_addr > ( ( 480 - 48 )/2 ) && v_addr <( ( 480 - 48 )/2 ) + 48 + 1;
assign flag_enable_out2 = flag_begin_h && flag_begin_v;

rom	rom_inst (
	.address    ( address),
	.clock      ( vga_clk),
	.q          ( q      )
	);

endmodule

5.3 效果

在这里插入图片描述

6.总结

通过这次实验，我了解了VGA显示的原理，将显示屏看为N*M大小的一个坐标系，为每个坐标分配一个RGB三通道的值，也就是每个像素，行场信号扫描的速度很快，就能连成一副完整的图像。其中图片显示要用到ROM存储图片数据。

7.参考文章

https://blog.youkuaiyun.com/qq_47281915/article/details/125134764
https://blog.youkuaiyun.com/apple_52030329/article/details/130384199
https://blog.youkuaiyun.com/qq_45659777/article/details/124834294
https://cloud.tencent.com/developer/article/2016130