vivado SOC——hello word（上）建立SOC系统

最新推荐文章于 2025-08-26 10:22:35 发布
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#FPGA #vivado

本文详细介绍使用Vivado 2016.4在米联客701Amini开发板上搭建ZYNQ SOC的过程。从创建工程、选择ZYNQ型号，到配置系统时钟、DDR内存，直至产生硬件模型，一步步解析搭建硬件系统的步骤。

引言
本节为了熟悉vivado的SOC使用，由于我也是开始学，所以请一起学的人点评指点。

软件：vivado 2016.4
板子：米联客701A mini

  • 开发板介绍

  • 创建工程
    在这里插入图片描述
    在这里插入图片描述

  • 选择ZYNQ的型号和封装格式
    这一块可以查看原理图获知，然后点击next,finish即可
    在这里插入图片描述
    在这里插入图片描述

  • 下面开始搭建SOC（也就是搭建我们的硬件系统）
    在这里插入图片描述
    创建最小系统，
    在这里插入图片描述
    给最小系统起一个名字，这里我们起名叫system。

  • 添加ZYNQ的处理系统IP

在这里插入图片描述

  • 设置ZYNQ处理系统
  • 在这里插入图片描述
    IO设置在这里插入图片描述 我们的核心板上具有一个uart，我们需要通过uart来传输hello world的信息在这里插入图片描述
    所以我们的ZYNQ最小系统需要一个uart。
    在这里插入图片描述
    勾选uart1，uart1对应的48脚和49脚，必须对应我们的硬件原理图，我们的硬件也是48脚和49脚
    在这里插入图片描述
    由于后续我们要测试网口，所以我们把网口也连上
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    下图是PHY芯片的管脚，52 53为配置管脚链接PHY
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  • 下面配置系统时钟PS时钟和PL时钟
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  • 电压设置
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  • 设置DDR
    在这里插入图片描述

在这里插入图片描述

128乘以16=256M（2048除以8）
在这里插入图片描述
点击ok

  • 运行
    在这里插入图片描述
    点击自动运行，他会帮我们把这些外设链接好
    在这里插入图片描述
    我们把这条线也连接上
    在这里插入图片描述

  • generate outpt product
    产生硬件模型
    在这里插入图片描述
    在这里插入图片描述

  • 如果系统发生错误
    清除之前产生的文件
    在这里插入图片描述

  • 产生HDL wrapper
    在这里插入图片描述
    这是一个顶层文件
    然后就可以产生bitstrem

SOC开发流程入门（VIVADO+KEIL软硬件协同设计）
weixin_42672920的博客
07-15 9827
用FPGA配置成SOC之后，他还只是个空壳子，SOC的工作依赖一条条指令，生成指令是软件干的事，你需要用C或汇编写程序，写好的程序通过编译生成汇编代码，汇编代码通过arm指令集的对应转换，生成机器码。将机器码存在SOC的存储器，这时候SOC就能根据指令执行了
Vivado的helloword程序（一）：硬件工程部分
yake827的专栏
03-16 5797
硬件平台：ZedBoard 软件平台：vivado2013.3 本示例通过综合、实现，生成比特流，发送到SDK实现。 启动vivado并且创建一个项目 根据提示操作一步步创建新项目的时候记得选择RTL Project 板子选择ZedBoard，其他默认。 创建一个IP综合设计 在IP Integrator中选择Create Bloc
微嵌实验 Soc平台环境搭建
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关于使用Xilinx vivado 与sdk的soc平台搭建 第二次微嵌实验报告
基于OR200的soc设计CPU+RAM+GPIO---vivado仿真篇
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02-29 1418
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Vivado入门笔记-SOC-快速入门
AccFPGA的博客
04-05 7352
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DE-SOC之helloworld
08-06
"DE-SOC之helloworld"是一个关于数字系统-on-chip (Digital Electronics - System on Chip)技术的初步介绍，其中“helloworld”通常被用作学习新领域的入门示例。在这个主题下，我们将深入探讨DE-SOC的基本概念、...
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EBAZ4203 ZYNQ开发板vivado+vitis helloworld实践
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Zedboard中基于SOC的流水灯项目 郑郁正（百度） 本项目完全参巧官网教程。为了方便验证，此处提供了全部代码。项目中提供的官网入门方案：ug940-vivado-tutorial-embedded-design.pdf。 ZedBoard平台的出现，加速了SOC的发展，但是由于之前的计算机内存容量、运算速度极大限制了工作速度，很长一段时间内才难以上手。近来计算机的CPU上升到i7，内存达到8GB，Vivado的运算时间减少了很多。 Vivado的版本不断升级，网上（包含官网上）的案例在高版本上运行，多少出现一些简单的问题，但对于初学者来说，在网上难上找到解决方案。 使用vivado的版本为2015.2。 该方案中的信号探测部分（即内部逻辑分析仪）可以跳过不做，这样可以减小很多工作量。 另外该项目不用连接串口，不影响流水灯的工作。 为了看到流水灯的效果，我在主程序中加了一个死循环。 在做SDK项目时，选用模板“Peripheral Test”创建工程即可直接运行。
基于FPGA软核，定制你的SoC
12-30
详细的一份文档，使用QuartusII 12.0 生成自己的SoC,并使用C语言写出Demo.
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Vivado与Modelsim仿真 1.添加modelsim路径： Tool >options> 2. 安装编译仿真库 使用modelSIm需要xilinx library被编译。 运行1： report_property [current_project] 运行2：Tcl Command compile_simlib -help...
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08-28 605
本章内容是MIZ701中的第五章，本来也是要过渡一下FPGA部分的，但是由于MIZ701没有单独提供PL部分的晶振时钟，时钟必须通过PS产生，所以本章内容作为Miz701的第一章内容。本章的目的是搭建一个最小的SOC系统，并且测试串口输出，千兆以太网回路测试。本章先让PS部分搭建最小系统，这样可以从PS部分获取到时钟，然后为后面章节中PL部分提供时钟源。 1.0本章难度系数★★☆☆☆☆☆ ...
zynq SOC设计之helloworld
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02-13 580
更多内容关注微信公众号“FPGA科技室” ZYNQ是一款SOC芯片，其最突出的功能就是其内部包含了一个双核的Cortex_A9内核。进行ZYNQ的SOC学习。这次，讲解最基础但可以让大家熟悉zynq开发的基本流程，完全操作。 最小系统分析 下面这张图展示了我们需要构建的最小系统。并且本节的嵌入式实验会基于这个最小系统进行添加外设。 **实验综述：**只会使用到PS部分资源，包括ARM Cort...
自动创建SOC测试平台
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基于PYNQ-Z2 SoC在 Vivado2019.2上搭建的基础图像视频处理block design
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Vivado RISC-V SoC 开发环境搭建指南
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Vivado RISC-V 是一个开源项目，旨在为 RISC-V 处理器架构提供一个基于 FPGA 的原型。该项目包含用于生成 RISC-V SoC 硬件描述语言（HDL）的脚本和源代码，AMD/Xilinx Vivado 项目文件，FPGA 位流以及可引导的 SD 卡。通过该项目，用户可以在 FPGA 上实现一个功能齐全的 RISC-V Linux 服务器，具备网络功能、在线 Linux 包仓库...
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再打开gettrace文件夹，运行vivado，运行仿真，可以看到生成了golden_trace.txt文件。一开始在func/include目录下，修改test.config.h文件，根据注释，修改这里的参数。接着再soc_dram/run_vivado下创建新的vivado文件（目录不要搞错了）进入linux，在func目录下，打开终端，输入（gcc编译安装方法见上文）这时候生成的编译结果就在/func/obj/目录下。看到pass证明仿真通过了！
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