EDT技术 ug - 第四章节Creation of the EDT Logic (持续更新)

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#tessent #TestKompress

于 2022-05-25 00:29:18 首次发布

本文详细介绍EDTLogic的设计与配置方法，包括压缩分析、双压缩配置、不对称输入输出通道及EDTLogic的控制与通道引脚等内容，旨在帮助读者理解和掌握EDTLogic的关键技术和实践技巧。

本篇文章是对EDT logic的creation的介绍，本文并非完全是对tessent Kompression 文档的完全翻译，而是融入了自己的理解。
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Compression Analysis

你可以通过优化更改 channel ratio（scan channels的数目以及scan chain的长短）来生成测试向量，从而评估下面的参数。
1、testcoverage
2、data volume：决定有多少pattern的数据生成，是否tester能够装得下。
3、ATPG baseline：详情请见P61 ATPG Baseline Generation

你可以使用 analyze_compression 来探索不用的ratio对测试数据的影响。

analyze_compression

使用该命令的目的就是在还没有做EDT之前，先预估一下如果按照该EDT的架构，那么coverage、pattern这些结果会是多少，如果符合你的预期，那么你再按照该方案去做EDT。

在你打ATPG之前，你可以按照如下分析;
set_fault_type stuck
set_fault_sampling 5
analyze_compression
该cmd会从coverage变化微乎其微的channel ratio开始，如下图的153 的ratio，这是微乎其微的coverage的变化，然后一直到1%的落差。

在这里插入图片描述
此外，你还可以手动的定义chain和channel 以及一些power的参数等，指定某一个block，是否做EDT。然后分析。

如下图所示，Tool会生成临时的testpattern，并且display statistic report出来，这样可以避免去生成EDT，然后又建立ATPG环境等一系列FLOW，就可以完成cov以及pattern的预估。
在这里插入图片描述

Preparetion For EDT Logic Creation

如下图所示，可以在dofile文件里面执行这些配置。
在这里插入图片描述
例子：
该例子show 3个EDT blocks 的IP creation： CPU 和alu have internal scan chains，并且存在TOP 有top-level scan chains。并且cpu和alu的blocks都被定义在instance的pin上，并且不会带到top level。这些scan pins 对于top 来说会在top level定义。

在这里插入图片描述

如下图所示，这里我绘制了一个框架图，也就是说CPU和alu内部就有internal scan chain,而在top层也有TOP-level的chain.
并且alu和CPU的internal scan chain都是只拉到其自身的isnatnce的pin上。所以我们看到在CPU和alu上做EDT的时候，我们需要add_scan_chain -internal的选项。
但是在做top level的时候是不需要的。
而且通常我们不会采用这种TOP - DOWN Flow，而是一个block一个block的做EDT，采用bottom-UP Flow. 通常用不到-internal选项。

在这里插入图片描述
Tessent shell(dft -edt)支持这种定义internal chain的Flow，但是对于TestKompress是不支持-internal 这种使用方法的。否则会报告如下的错误。