FPGA
关注
分享
扫一扫
cherry1307
这个作者很懒，什么都没留下…
展开
专栏收录文章
- 默认排序
- 最新发布
- 最早发布
- 最多阅读
- 最少阅读
-
FPGA——fifo 以及几个信号的理解
Altera provides FIFO functions through the parameterizable single-clock FIFO(SCFIFO) and dual-clock FIFO (DCFIFO) megafunctions用Quartus II的MegaFunction中的FIFO时，通常会用到wrusedw或rdusedw这两个信号，前者标志当前FIFO已经被...转载 2019-12-23 11:34:49 · 1224 阅读 · 0 评论 -
FPGA——SD卡控制器1
sd卡简介sd卡（secure digital card），安全数码存储卡。是从MMC（多媒体卡）的基础上发展而来的，增加了更高的安全性和更快的读写速度。目前已经成为消费数码产品设备中最广泛的一种存储卡。特点：体积小，传输速度快，容量大，支持热插拔基于flash结构，所以可以断电保存数据sd卡 = 卡套 + Miscro sd卡sd卡有9个引脚，TF卡有8个引脚，MMC卡有七个引脚。...原创 2019-08-13 17:09:55 · 2296 阅读 · 0 评论 -
FPGA——sdram控制器1
简介SDRAM:Synchronous Dynamic Random Access Memory同步动态随机存储器优点： 空间存储量大 读写速度快 价格相对便宜缺点： 控制逻辑复杂sdram引脚端口信号名端口说明sdr_clksdram时钟sdr_ckesdram时钟使能sdr_cs_nsdram片选sdr_ras_nsdra...原创 2019-08-07 14:29:08 · 763 阅读 · 1 评论 -
FPGA——SD卡控制器2
SPI模式下SD卡控制器SPI模式SPI：串行外围设备接口，是一种高速、全双工、同步的数据总线。在芯片管脚上只占有4根线。SD卡 初始化1.初始化供电电压：上电后，经过至少74个clk，期间sd_cs=1;sd_mosi=1；2.发送CMD0：进入IDLE状态，期间sd_cs=0；3.等待sd卡返回响应（R1）:sd卡响应后，再等待8个clk再拉高sd_cs，判断响应数据。如果返回...原创 2019-08-14 10:34:24 · 863 阅读 · 0 评论 -
FPGA——sdram控制器2
硬件设计向sdram中写入1024个数据，从SDRAM的起始地址开始写，写完后读出sdram总容量：8MX16X4bank8M指1个L-bank存储单元的数目:8X1024X102416指sdram的数据位宽4bank指L-bank的数目系统框图sdram控制器初始化状态图工作状态图...原创 2019-08-10 17:26:20 · 482 阅读 · 0 评论 -
FPGA——SD卡控制器3
硬件设计向sd卡指定扇区地址写入512个字节数据，写完后读出，并验证读出数据是否正确。系统框图sd卡控制器SD卡初始化原创 2019-08-15 13:25:48 · 453 阅读 · 0 评论 -
FPGA——UART通信1
串行通信处理器鱼外部设备通信的两种方式：并行通信，串行通信并行通信：传输速度快，占用引脚资源多串行通信：传输速度慢，占用引脚资源少，通信电路简单串行通信的通信方式：同步通信核异步通信同步通信：带时钟同步信号的数据传输，发送方和接收方在同一时钟的控制下，同步传输数据异步通信：不带时钟同步信号的数据传输，发送方和接收方使用各自的时钟控制数据的发送和接收过程常见的串行通信接...原创 2019-08-27 10:05:51 · 313 阅读 · 0 评论 -
FPGA——UART串口通信2
设计要求从PC的串口调试助手上发送32bit数据到FPGA，FPGA接收到数据以后把接收的数据返回给串口调试助手显示115200bps，32bit顶层架构比特率产生模块和数据接收模块参考UART串口收发的原理与Verilog实现 代码数据缓存模块rxd_flag为数据接收模块数据接收完成信号，每一个8bit数据接收完成的同时，rxd_flag拉高，所以，在数据缓存模块，检测rxd_...原创 2019-08-29 22:05:50 · 1290 阅读 · 0 评论 -
FPGA——SDRAM+UART
设计要求：通过UART串口向sdram中写入突发长度个数据后读出并通过串口显示。串口接收模块的使能信号uart_rx_en受初始化完成信号sdr_init_done控制，只有sdram初始化完成后，才可以对写fifo进行写操作。uart_rx_en=1后，串口接收模块接收从pc端发送的数据，接受完成后将rxd_flag拉高。数据缓存模块的使能信号为rxd_flag，rxd_flag=1时，接...原创 2019-08-30 19:08:19 · 857 阅读 · 0 评论