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原创 FPGA基于Cyclone IV 0基础教你学会DDR2硬件设计(以EP4CE30F23I7N 32数据位宽为例)

摘要：本文介绍了Cyclone IV EP4CE30芯片的DDR2接口设计要点。该器件包含8个Bank组，其中Bank3/4/7/8支持200MHz高速接口，Bank1/2/5/6支持差分I/O标准。DDR2信号分组要求：每组DQS、DQM和DQ必须绑定，且需分配至FPGA对应功能的引脚。时钟建议使用专用差分引脚以降低抖动（<50ps）。电源配置需注意：Bank3/4采用1.8V供电，VREFB设为0.9V。OCT校准电阻RUP/RDN需正确连接，不能用作普通I/O。设计时应参考官方手册中的I/O功能

原创 CADENCE16.6 添加已有的原理图、PCB库

Paths -> Library,在devpath、padpath、psmpath的Value处添加已有库路径。以在 ‘devpath’ 中添加为例，点击Value对应下的 ‘…’ ，点击New (lnsert)devpath： 原理图符号与PCB封装的引脚映射关系。点击Add Library(Alt + A)2. Allegro添加已有的PCB封装库。psmpath： PCB封装、板框、图框等。所有路径添加完后，点击Apply即可。找到、添加自己需要添加的库。找到、添加文件所在的路劲。

原创 CADENCE16.6 Orcad 分裂元件原理图库创建

Package Type -> Homogenous(每个符号的一样)Package Type -> Heterogeneous(独立编辑)画完当前页后，Ctrl + B切换页面，画第二块原理图。保存退出后，在Orcad打开放置刚画的原理图器件预览。点击 OK 进入界面，绘画第一块原理图符号。Parts per Pkg:(需要的个数)

原创 DDR硬件设计指南(以DDR2为例)

DDR硬件设计指南(以DDR2为例)

原创 ADENCE16.6 Allegro导出生产资料(含光绘、钻孔、坐标文件)

ADENCE16.6 Allegro导出生产资料(含光绘、钻孔、坐标文件)，文件生成在指定文件夹

原创 ADENCE16.6 Allegro过电阻等长设置

原创 CADENCE16.6 Allegro创建、使用Groups(模组拷贝)

原创 SAR ADC工作过程简述

DAC输出2.5+0.3125=2.8125V，3V ≥ 2.8125V → 第0位置1，最终结果1001（对应2.8125V，量化误差0.1875V）。DAC输出2.5+1.25=3.75V，3V < 3.75V → 第2位置0，结果1000（2.5V）。DAC输出2.5+0.625=3.125V，3V < 3.125V → 第1位置0，结果1000。DAC输出2.5V，3V ≥ 2.5V → 第3位置1，当前结果1000（2.5V）。所有位确定后，SAR中存储的值即为输入电压的数字输出。

原创 DCDC选型主要关注的参数及影响

DCDC选型主要关注的参数及影响,附选型参考建议

原创 基于DCDC应用，电感对应参数的影响

基于DC-DC应用，电感对应参数的影响

原创 电源DCDC电感选型参数计算

DC-DC开关电源电感选型参数计算

原创 电子电路符号大全

汇总整理了常用的电子电路原理图符号，国内外逻辑电路符号