HDU - 2955 Robberies 01背包

抢银行问题的01背包算法解析
本文介绍了一个基于01背包问题的算法解决抢银行问题的方法。该问题涉及如何在给定最大被抓概率限制下,选择抢劫哪些银行以获得最大收益。文章通过将逃脱概率作为状态进行动态规划,并给出完整的C++代码实现。

    简单说下背景,有个人要抢银行,对于每个银行有银行里存的钱数,以及抢了以后被抓住的概率,对于每组数据有一个可以被接受的最大被抓概率(我们称px),和要强的银行个数。首先开始我自己没有读懂题只是凑了一下数据发现可以是一个以概率为背包容量的01背包,然后将概率转化为了整数再用普通01背包装银行的钱数,然而无论乘多少倍将概率化整是无法真正实现的。所以正确的思路是以总共抢的钱数作为状态,对于每一个钱数存在一个最大逃脱概率(注意这里是逃脱概率即1-被抓概率)所以这里可以得到状态转移方程

dp[j]=max(dp[j],dp[j-v[i]]*(1-p[i]));

对于最后求完的dp数组从中找到大于px所能抢到的最多钱数。得解

#include <iostream>
#include <algorithm>
#include <cstdio>
#include <cstring>
#include <cstdlib>
using namespace std;

int main()
{
    int t,n;
    int v[200];
    double dp[200000],p[200],vx;
    scanf("%d",&t);
    while(t--)
    {
        int m=0;
        memset(dp,0,sizeof(dp));
        dp[0]=1;
        scanf("%lf%d",&vx,&n);
        for (int i=0;i<n;i++)
        {
            scanf("%d%lf",&v[i],&p[i]);
            m += v[i];
        }
        for (int i=0;i<n;i++)
        {
            for(int j=m;j>=v[i];j--)
            {
                dp[j]=max(dp[j],dp[j-v[i]]*(1-p[i]));
            }
        }

        for(int i=m;i>=0;i--)
        {
            if(dp[i]>=1-vx)
            {
                printf("%d\n",i);
                break;
            }
        }
    }
    return 0;
}


### 在 Vivado 中配置和使用 HDU-XL-01 开发板的方法 #### 1. 确定开发环境与硬件支持 HDU-XL-01 是一款基于 Xilinx FPGA 的开发板。在 Vivado 中使用该开发板时,首先需要确保所使用的 FPGA 器件型号被 Vivado 支持[^1]。例如,如果开发板采用的是 Spartan 或 Artix 系列器件,则需要选择对应的器件型号。 #### 2. 创建 Vivado 工程 在 Vivado 中创建一个新的工程,并指定目标 FPGA 器件型号为 HDU-XL-01 所使用的具体型号。通过“Create Project”向导完成工程设置,并确保选择了正确的 FPGA 器件[^1]。 #### 3. 引入开发板约束文件 为了正确映射开发板上的资源(如 LED、按键、UART 等),需要引入开发板的约束文件(XDC 文件)。如果没有现成的 XDC 文件,可以根据开发板手册手动编写约束文件。以下是一个简单的 XDC 文件示例: ```xdc # LED 约束 set_property PACKAGE_PIN L15 [get_ports {LED[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {LED[0]}] set_property PACKAGE_PIN M14 [get_ports {LED[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {LED[1]}] # 按键约束 set_property PACKAGE_PIN J15 [get_ports BTN] set_property IOSTANDARD LVCMOS33 [get_ports BTN] ``` 将此文件添加到 Vivado 工程中,并确保其正确应用到设计中[^1]。 #### 4. 设计实现 根据具体功能需求,设计相应的 Verilog 或 VHDL 模块。例如,若需要实现一个简单的 LED 闪烁功能,可以参考以下代码: ```verilog module blinky ( input wire clk, // 时钟信号 input wire reset, // 复位信号 output reg [1:0] LED // LED 输出 ); reg [24:0] counter; always @(posedge clk or posedge reset) begin if (reset) begin counter <= 25'd0; LED <= 2'b00; end else begin counter <= counter + 1'b1; if (counter == 25'd50000000) begin // 约 1 秒 counter <= 25'd0; LED <= LED + 1'b1; end end end endmodule ``` 将上述模块添加到工程中,并确保其输入输出端口与开发板约束文件中的定义一致[^1]。 #### 5. 综合、实现与生成比特流 完成设计后,在 Vivado 中依次执行综合、实现和生成比特流的操作。确保所有步骤均无错误或警告信息。完成后,生成的比特流文件将用于编程 FPGA[^1]。 #### 6. 编程 FPGA 使用 Vivado 的“Open Hardware Manager”功能连接到实际硬件设备,并将生成的比特流文件下载到 HDU-XL-01 开发板中。确保开发板已正确连接至计算机,并安装了相应的驱动程序。 #### 7. 测试功能 下载比特流后,测试开发板上实现的功能是否符合预期。例如,观察 LED 是否按照设计要求闪烁。 --- ###
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