电路仿真和验证

验证verilogHDL

1、功能验证
2、综合后验证
3、时序验证
4、板级验证

提高Verilong HDL代码的仿真代码执行时间
1.减少层次结构
2.减少逻辑门电路使用
3.进程越少效率越高
4.仿真精度越高，效率越低//time seale
5.减少仿真器的输出显示

与仿真相关的系统任务
$display //自动地输出后进行换行
$write //输出特定信息时不自动换行
$monitor //监控输出参数表中的变量值
$monitoron //打开监控标志
$monitoroff //关闭监控标志
$strobe //在所有时间处理完后进行输出
$time //函数以64位整数值的形式返回仿真时间
$finish //完成
$stop //停止
$readmem
$readmemh
$random //产生随机数

延迟语句
#<延迟时间>行为语句
#<延迟时间>