systemverilog define用法

最新推荐文章于 2025-03-28 17:56:07 发布

#北极星#

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分类专栏： SV 文章标签： systemverilog

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SV宏定义在仿真验证的时候常用到，做个记录

1、define ``字符串传递

在这里插入图片描述
Macro usage ↓

Actual code the macro replaces ↓
在这里插入图片描述

2.传递的字符串打印

\" 用来将参数替换为转义序列：格式化打印时用的到

`define data_to_reg(ARG1, ARG2)\
    $display(`"Reg Name : `\`"ARG1`\`", value : %0h`", ARG1);
或者去掉\"也可以，效果一样
    $display(`"Reg Name : "ARG1", value : %0h`", ARG1);

reg_a作为变量传进来，如下
`data_to_reg(reg_a, data_a)
//$display(`"Reg Name : \"reg_a\", value : %0h`", ARG1); 
//显示为"Reg Name : "reg_a", value : `hXYZ);