47、FPGA实现：ZigBee基带收发器与高效算术逻辑单元设计

FPGA实现：ZigBee基带收发器与高效算术逻辑单元设计

1. ZigBee基带收发器FPGA实现

在设计ZigBee基带收发器时，有两种常见的选择：专用集成电路（ASIC）和现场可编程门阵列（FPGA）。ASIC的开发需要较长时间和配备齐全的制造实验室，成本高昂。而且，ASIC制造完成后无法进行错误纠正，若要纠错则需重新开始整个制造过程，既耗时又不经济。

相比之下，FPGA在制造后可以进行配置，还能使用不同的设计工具进行重新配置。这一过程通过硬件描述语言（如Verilog - HDL和VHDL）完成。设计综合后，将位流文件下载到FPGA中。如果发现错误，设计者只需对设计的HDL编码进行一些更改即可，纠错相对容易。因此，选择FPGA进行基带收发器的设计，后续还可将收发器的射频部分与基带设计集成。

2. 解码或解扩过程

在收发器中，I相和Q相数据相加后的串行数据会重新形成2 Mbps的发射数据。这些串行数据包含输入数据以及在收发器各个阶段（主要是通信信道）引入的噪声。解码过程的目的就是从噪声中提取输入数据。

具体步骤如下：
1. 按照收发器Verilog - HDL设计中使用的时钟信号，将串行数据存储在32位寄存器中。
2. 发射器用于扩频的32位PN序列在接收器中用于解扩。
3. 将发射器使用的16个PN序列与存储在32位寄存器中的串行数据逐位进行XNOR操作，以检查数据位的不匹配情况。
4. 使用16个6位的不同计数器或标志寄存器，至少能以十进制计数到32。因为要同时用所有16个准正交PN序列检查32位串行数据。
5. 在XNOR操作中，如果串行数据和PN序列的位相同，计数器加1；如