Iverilog源码分析 -- VPI scope的实现

在Verilog里面采用module/endmodule 来组成整个design的hierarchy结构, 比如， 如下的代码：

会产生如下的hierarchy结构：

目前在Verilog的LRM， 有如下几种scope类型：

• Module
• Task
• Funcion
• Named block

在IVerilog 里面， 定义了如下6中scope以及相关的定义如下：

• vpiModule

• vpiTask

• vpiFunction
  上述3中， 比较常见， 忽略例子；

• vpiNamedBegin
  begin … end之间的语句是串行执行的；

       begin:  scope_name
            declaration；
            state1
            state2
            ...
            stateN
       end
  

• vpiNamedFork
  fork … join之间的语句是并行执行的；

       fork:  scope_name
            declaration；
            state1
            state2
            ...
            stateN
       join
  

• vpiGenScope

  1 、generate-for语句必需用genvar关键字定义for的索引变量；
  2、 for的内容必须用begin…end块包起来，哪怕只有一句；
  3、 begin…end块必须起个名字；

  module gray2bin1 (bin, gray);
  parameter SIZE = 8; // this module is parameterizable
  output [SIZE-1:0] bin;
  input [SIZE-1:0] gray;
  genvar i;generate
  for(i=0; i<SIZE; i=i+1)
       begin:bit
              assig