baijiwei的博客

在Verilog里面采用module/endmodule 来组成整个design的hierarchy结构, 比如， 如下的代码：会产生如下的hierarchy结构：目前在Verilog的LRM， 有如下几种scope类型：ModuleTaskFuncionNamed block在IVerilog 里面， 定义了如下6中scope以及相关的定义如下：vpiModulevpiTaskvpiFunction上述3中， 比较常见， 忽略例子；vpiNamedBegin

VCD是Verilog LRM中定义的， 本文介绍VCD的实现过程。

在IVerilog中VVP可以通过-m或者-M制定需要加载的模块，本文介绍一下VPI的模块工作机制。每个模块通过vpip_load_module来加载指定的动态链接库， 然后在动态链接库里面找到“vpip_set_callback”函数来设定vpip_routines_s 结构内的函数指针，这些函数是VerilogLRM预定义的37个函数；然后查找vlog_startup_routines 内指定的启动函数并且逐个执行；void vpip_load_module(const char*name) {