Cadence+SPB16.2入门教程（下）

最新推荐文章于 2025-09-17 20:10:01 发布

阿星先森

最新推荐文章于 2025-09-17 20:10:01 发布

阅读量513

点赞数

CC 4.0 BY-SA版权

分类专栏： FPGA、Matlab、Allegro的所有相关知识文章标签：网络

本文链接：https://blog.youkuaiyun.com/axingxiansen/article/details/130819586

FPGA、Matlab、Allegro的所有相关知识专栏收录该内容

35 篇文章 ¥19.90 ¥99.00

订阅专栏

超级会员免费看

本文详细介绍了使用Cadence进行PCB设计时的约束管理，包括设置物理线宽、过孔、间距规则以及布线策略。通过创建网络类、设置线宽、间距和过孔参数，确保信号完整性和制板工艺要求。接着讲解了手工布线、区域规则应用、扇出布线、差分布线和等长绕线的步骤。最后，阐述了输出底片文件前的Artwork参数设置、钻孔文件生成和底片文件输出流程，为PCB制造提供准确的输入文件。

弹出Create Net Class对话框，如图4.21所示。输入名称DDR_DATA，点击OK关闭对话框。

建立DDR_ADDR的过程也一样，同时选中网络XM1ADDR0-XM1ADDR15，XM1CASN、XM1CKE0、XM1CSN0、XM1RASN、XM1WEN后右键Create->Net Class。其它就不重复了。

然后将上一步建立的两个电气规则DDR_DQ，DDR_ADDR分别应用到DDR_DATA，DDR_ADDR两个Net Class上。在右边的工作表区内，分别点击DDR_DATA，DDR_ADDRNCls的Referenced Electrical CSet编辑框，分别选择DDR_DQ，DDR_ADDR。这时候，约束管理器自动建立了两个Mach Group(MATCH_LENTH_DDR_ADDR，MATCH_LENTH_DDR_DATA)，如图4.22所示。