verilog_notes

最新推荐文章于 2023-11-27 18:32:26 发布
最新推荐文章于 2023-11-27 18:32:26 发布
阅读量472 收藏 2
点赞数
分类专栏： about_code
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/annuusheli/article/details/105824869
版权

modelsim中的一些问题

10.7的一些问题

  1. 10.7中遇到编译阶段（-Novopt）的问题时，可以在命令行直接用命令进行编译。
  2. 10.7中当编译结束后，如果仿真时有问题，就要在选中optimation复选框，然后点进那个options中，在三个优化选项中尝试，总会有一个成功。

10.6中的一些问题

  1. 首先系统里是允许安装两个此软件的版本的。我装了10.7和10.6.但是系统环境变量中只能有一个MGLN_LICENSE_FILE变量名对应的环境变量值，所以你要使用哪个就把对应的LICENSE.txt加到环境变量中即可。
  2. 在我装了10.6后，这个软件直接识别了我之前10.7中新建的一些工程，这一点让我很意外。
  3. 装了10.6后发现10.7中遇到的编译阶段的（-novopt）问题并没有再发生。
  4. ch4_1那个工程在我的两个版本中都可以编译，但是均不可仿真，不知为何。
  5. 中文注释乱码的问题：
    tools ->edit preferences ->
    在这里插入图片描述
  6. modelsim中Error loading design的所有情况汇总：(从字面意思看，意思就是设计导入错误，所以我们应该从导入的角度去寻找问题。)
    （1）我们对模块中的端口类型的理解，即从外部看，该端口应该是啥；从内部看
最低0.47元/天 解锁文章
TCL仿真Modelsim问题汇总
qq_43433724的博客
10-25 2695
Tcl仿真Modelsim问题汇总 Error:-novopt option is in effect" Error:No objects found matching '*'. Warning: (vdel-6) – Waiting for lock by… Error: (vlog-19) Failed to access library ‘rtl_work’ at "rtl_work
Veriog_Notes_Chapter 7
shanyuan007的专栏
07-26 402
系统任务monitor，监控和输出参数列表中的表达式或变量值。控制格式输出规则和monitor，监控和输出参数列表中的表达式或变量值。控制格式输出规则和display一样。montioronmontioron monitorof;打开或关闭监控标志。多模块使用monitor时任意时刻都只能执行一个monitor,所以需要mornitoron与mornitoroff配合使用。monitor时任意时刻都
Modelsim编译、仿真报告关于novopt的错误（vlog-12110）
lijun1217815的博客
11-27 4923
做FPGA项目开发，编写完成的代码或新搭建的工程一般都会先放到Modelsim中仿真，测试功能是否满足要求。之前因为FPGA开发软件版本的原因，仿真时用到的Modelsim版本也一直是10.6e。在对Modelsim破解时，只需要将modelsim.ini中的VoptFlow参数从1改为0，后续就可以正常使用。最近有项目用到Xilinx的芯片，开发软件也统一到了Vivado 2021.2，恰好又有一些对Xilinx官方ip的仿真需求。
Modelsim编译Vivado仿真库报错（vlog-12110）
小裘的博客
03-27 1万+
关于Modelsim联合Vivado仿真的一些问题
2021-04-10
weixin_56109866的博客
04-11 280
** 2020计算机数电实验二** 安装Quartus ii 20版本步骤以及Modelsim SE 10版本配置步骤 *需要准备的东西如下： *Quartus 精简版：** QuartusLiteSetup-20.1.1.720-windows.exe ModelSimSetup-20.1.1.720-windows.exe(自带的仿真) cyc Quartus官网下载地址：https://fpgasoftware.intel.com/20.1.1/?edition=lite&...
Modelsim SE-64 2020.4 不能关闭优化的错误及其解决 Error (suppressible): (vsim-12110)
刘恩明的博客
08-17 5029
Modelsim SE-64 2020.4 不能关闭优化的错误及其解决 Error (suppressible): (vsim-12110) All optimizations are disabled because the -novopt option is in effect. This will cause your simulation to run very slowly. If you are using this swit
数字IC设计_学习笔记_digital_IC_design_notes.zip
09-01
3. 硬件描述语言（HDL）：如Verilog和VHDL等，这些语言是数字IC设计中的核心工具，用于编写代码来描述电路的功能和结构。 4. 电路仿真与验证：学习如何使用仿真工具对设计的电路进行验证，确保电路在不同条件下的...
Notes,三步教你用Verilog写一个CPU1
08-08
"Notes,三步教你用Verilog写一个CPU1" 本文将指导您使用Verilog语言设计和实现一个五级流水线的RISC-V CPU。下面将逐步解释CPU的设计过程。 Step 1: 指令集设计与五级流水线的实现 在设计CPU之前，需要设计指令集...
2010 2012 Assignments & Notes_integratingcircuit_
09-29
Notes_integratingcircuit_”表明这是一份关于集成电路（Integrated Circuit, IC）的作业与笔记集合，涵盖了2010年和2012年的内容。集成电路上述年份的课程可能涉及了电子工程、微电子学或相关领域的学习材料。 ...
verilog断言（SVA）语法
weixin_44857476的博客
04-19 4496
断言assertion被放在verilog设计中，方便在仿真时查看异常情况。 当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法： 1. SVA的插入位置：在一个.v文件中： module ABC (); rtl 代码 SVA断言 endmodule 注意：不要将SVA写在enm...
Modelsim10.7仿真报错
qq_45776815的博客
04-23 3596
不要使用-novopt，10.7之前的版本可以这样，但10.7似乎不行。为了避免模块端口被优化掉，使用vsim -voptargs=+acc就可以了。把之前老版本的modelsim换掉了，新的装好仿真发现有点小毛病，记录以下。显然并不是这里的问题，后来看到有说是由于软件安装路径中存在空格，尝试修改。使用modelsim10.7仿真时出现错误，编译通过但报以下错误。重新仿真，修改优化选项，信号显示出来可以查看仿真。重新仿真，端口被优化掉了，看不到波形。导致的，就取消了仿真优化。取消后出现了新的错误。
Modelsim仿真流程及相关命令
w0shishabi的博客
05-06 4849
文章目录1 Modelsim 操作结构和流程1.1 step1: 库与文件的映射1.1.1 GUI方式1.1.2 命令行方式1.2 step2：编译设计1.2.1 GUI方式1.2.2 命令行方式1.3 step3：优化设计（可选）1.3.1 GUI方式1.3.2 命令行方式1.4 step4：往仿真器加载设计1.4.1 GUI方式1.4.2 命令行方式1.5 运行仿真1.5.1 GUI 方式1.5.2 命令行方式1.6 调试设计 1 Modelsim 操作结构和流程 Step 1: Map libra
modelsim错误
漫步的博客
05-31 1万+
1。我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at"xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vs...
modelsim基本命令
crjmail的博客
11-11 1万+
以前在使用ModelSim进行仿真的时候，一直是使用其GUI进行操作的，但是这样很繁琐也很费时。故希望学习其自动化仿真do文件，下面是学习的一些总结。 一、编写基本的do文件 下面按照实际仿真的步骤来说明do文件中需要用到的各个tcl命令。 1、quit -sim ---- 退出原来的仿真工程； 2、cd ---- 设置工作目录的路径，就是仿真工程路径； 3、vlib work ---- 在工作目录下建立一个work目录，请注意不要用操作系统直接新建一个work的文件夹，因为用操作系统建立的work文件夹并
questasim仿真优化加速问题（object无信号，无法看波形，(vsim-12110) All optimizations are disabled，error loading design）
qq446293528的博客
03-26 1万+
参考文献：Questasim仿真看不到波形的问题https://blog.youkuaiyun.com/heavywater/article/details/3244818
UVM入门实验1
qq_39794062的博客
02-23 3945
一、工厂的注册、创建和覆盖机制 UVM中只有两种用例注册的宏 `uvm_component_utils(T) `uvm_object_utils(T) 编译仿真factory_mechanism.sv文件 object_create类 class object_create extends top; trans t1, t2, t3, t4; `uvm_component_utils(object_create) function new(string name = "obje
搭建Modelsim SE仿真环境-使用do文件仿真
七水的博客
04-17 1万+
本章我们介绍仿真环境搭建是基于Modelsim SE的。Modelsim有很多版本，比如说Modelsim-Altera，但是笔者还是建议大家使用Modelsim-SE，Modelsim-Altera实际是针对Altera 的OEM版本，它事先将Altera的一些IP核仿真库添加到了工具中，但功能上有一些缩减。而Modelsim-SE需要自己手动添加这些仿真库，但是功能更全，而且工作中，工程师更倾
modelsim10.4仿真错误Error: (vlog-7) Failed to open design unit file "XXXXX" in read mode解决办法
热门推荐
金家兴无
01-27 2万+
在使用modelsim10.4在进行功能仿真的时候，手动操作下来程序是能正确仿真的。但当我编写do文件来代替手动操作来进行仿真的时候，会出现Error: (vlog-7) Failed to open design unit file "D:/diamond" in read mode。 do文件编写如下： exit -sim vlib work vmap work work vlog...
uvm modelsim仿真主要的脚本命令
suixintt的博客
02-20 1258
1、示例1 set  UVM_DPI_HOME   D:/modeltech64_10.4/uvm-1.1d/win64 if [file exists work] {     vdel -all } vlib work vlog  -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF  hello_world.sv vsim -c -sv_lib $UVM_DPI_H...
用Verilog写一段简易电子琴代码，要求可记录一段弹奏的音符，并可以回放
最新发布
12-14
在Verilog中创建一个简易电子琴的录播功能，通常需要以下几个关键步骤： 1. **数据存储**: - 使用RAM或触发器阵列作为临时音符存储区，每个按键输入对应一个存储单元，用于存储按下的音符。 ```verilog reg [7:0] recorded_notes[NUM_KEY_PINS]; // 存储最近按下的音符 ``` 2. **录音触发**: - 当`record_button`被按下时，开始读取当前键盘的状态到存储区。 ```verilog always @(posedge clk and record_button) begin for (int i = 0; i < NUM_KEY_PINS; i++) begin recorded_notes[i] <= key_pins[i]; end end ``` 3. **回放逻辑**: - `play_button`被按下时，从存储区取出音符并播放，可能需要额外的音频解码器来生成声音。 ```verilog always @(posedge clk and play_button) begin if (!empty_recorded_notes()) begin play_note(recorded_notes[head_of_record]); // 通过索引访问并播放音符 head_of_record <= head_of_record + 1; // 移动指针到下一个音符 end end ``` 4. **辅助函数**: - 包含如`empty_recorded_notes()`这样的辅助函数检查是否还有未播放的音符。 ```verilog function logic empty_recorded_notes(); empty_recorded_notes <= head_of_record >= NUM_RECORDING_POINTS; endfunction ``` 请注意，这部分代码是一个简化版本，实际应用中可能需要考虑错误处理、音序处理以及更复杂的存储机制。此外，音频回放可能需要外部音频编解码库的支持。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值