akk41397的博客

FST 是 GTKWave 开发的一个跟踪文件格式。Verilator 提供了基本的 FST 支持。要以 FST 格式导出跟踪，向 Verilator 添加。目前，Verilator 不支持在同一仿真中同时使用 FST 和 VCD，但这种用法应该不太可能发生。然而，您可以在 C++ 主循环中使用。来选择编译时使用 VCD 或 FST 格式。参考手册9.1.8的代码可以很轻松的完成。这与上面的 VCD 示例类似。

Pass the option to Verilator, and in your top-level , call:Then you may use and to enable traces, as with any Verilog simulator; see the non-SystemC example in .This will trace only the module containing the .Alternatively, you may create a trace pure

如果你的项目包含多个 Verilated 模块，并且你想要更细粒度的控制，可以完全通过 C++ 代码来生成波形。来启用波形输出，就像在任何 Verilog 仿真器中一样，尽管 Verilator 会忽略。选项传递给 Verilator 来启用波形生成。参见下一个问题，了解如何在 SystemC 模式下进行跟踪。如果你编写的是顶层 C 代码，调用。，则此操作已经为你完成。

1]Jan M.Rabaey.数字集成电路——电路、系统与设计.第二版.周润德.北京:电子工业出版社,2017:215-247,216。建立时间（tsetup简写为tsu）：在时钟翻转（如正边沿触发器为0到1翻转）之前数据输入（D）必须有效的时间；维持时间（thould简写为th）：在时钟边沿之后数据输入必须仍然有效的时间；最小延时（tcd）：也称污染延时（contamination delay）；组合逻辑最坏情况下的传播延时（tplogic）;寄存器最坏情况下的传播延时（tc-q）；

分析：警告的内容表明了重复定义了XuKun_Lib这个库，我在解决方法：将/home/IC目录下的cds.lib文件中的第四行DEFINE XuKun_Lib /home/IC/XuKun_Prj_File/XuKun_Lib删除，警告消失。

FPGA跨时钟域信号处理之亚稳态问题学习笔记跨时钟域会导致“亚稳态”的问题，信号的上升沿和下降沿并不是瞬间被拉高或拉低的，而是有一个倾斜变化的过程。振荡时间 Tmet 是受到很多因素影响的，所以 Tmet 时间有长有短。当然有人会问到第二级寄存器的 Tmet2 的持续时间会不会继续延长到大于一个采样周期？这种情况虽然会存在，但是其概 率是极小的，寄存器本身就有减小 Tmet 时间让数据快速稳定的作用。单比特信号从慢速时钟域同步到快速时钟域需要使用打两拍的方式消除亚稳态。第一级寄存器产生亚稳态并经过