akk41397的博客

如果你的项目包含多个 Verilated 模块，并且你想要更细粒度的控制，可以完全通过 C++ 代码来生成波形。来启用波形输出，就像在任何 Verilog 仿真器中一样，尽管 Verilator 会忽略。选项传递给 Verilator 来启用波形生成。参见下一个问题，了解如何在 SystemC 模式下进行跟踪。如果你编写的是顶层 C 代码，调用。，则此操作已经为你完成。

其中，第4，5行执行语句相同，quartus就会警告。原因：输入信号pix_y没有被调用，若确实没有使用可忽略此报错信息。错误原因：tb_rs232.v(32)处的关键字task拼错。原因：输入信号rx没有被调用，若确实没有使用可忽略此报错信息。1.Quartus中：Warning (21074)常见错误场景：复制粘贴类似代码时，一些变量名称没改。3.Quartus中：Warning (21074)警告：设计中的10个输入引脚信号没有驱动逻辑。警告：设计中的1个输入引脚信号没有驱动逻辑。

FPGA跨时钟域信号处理之亚稳态问题学习笔记跨时钟域会导致“亚稳态”的问题，信号的上升沿和下降沿并不是瞬间被拉高或拉低的，而是有一个倾斜变化的过程。振荡时间 Tmet 是受到很多因素影响的，所以 Tmet 时间有长有短。当然有人会问到第二级寄存器的 Tmet2 的持续时间会不会继续延长到大于一个采样周期？这种情况虽然会存在，但是其概 率是极小的，寄存器本身就有减小 Tmet 时间让数据快速稳定的作用。单比特信号从慢速时钟域同步到快速时钟域需要使用打两拍的方式消除亚稳态。第一级寄存器产生亚稳态并经过

硬件平台：Cyclone IV E EP4CE10F17C8开发平台：Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 SP 1 SJ Full Version开发板：野火征途pro实验项目：vga_colorbar实验模块：vga_ctrl学习心得：1.简单驱动设计的流程与方法2.各驱动模块之前的时序匹配。3.模块之间有闭环，牵一发而动全身，所以在分别设计各个模块时要尽量考虑全面。4.assign语句中的三目运算符 Z = M ?

FPGA问题记录之：Warning (13024): Output pins are stuck at VCC or GNDWarning (21074): Design contains 16 input pin(s) that do not drive logic硬件平台：Cyclone IV E EP4CE10F17C8开发平台：Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 SP 1 SJ Full Version实验项目：vga