AI_vvv的博客

Note: 以下内容可能会有错误的地方，仅供参考，详细请查阅Xilinx官方产品指南《pg058-blk-mem-gen》 ！BMG即Block Memory Generator，是Xilinx配置BRAM的IP核，可将BRAM配置成如图所示的5种类型。RAM分三种，单端口RAM、伪双端口RAM（Simple Dual）和双端口RAM（True Dual），它们之间的区别是什么呢？先看看它们的接口。可以看到它们的接口区别伪双端口RAM很好理解，相当于读写分开，addra、dina和w

VIVADO中在进行verilog代码发生error提示时，出错的地方，一般会在提示的前面。

调用的RAM IP，输出使能，输入地址后，要延迟一个时钟周期，该地址下的数据才会输出，如下图所示： mmodelsim仿真图中7C2为调用RAM的输出地址，一个时钟延迟后，再有上边沿才会触发RAM数据输出；（VIVADO中调用的RAM IP，有时候会出现输出莫名其妙延时两拍的情况，在仿真的时候一定要仔细看，解决办法是删除这个IP，重新调用） 如果在VIVADO中调用RAM IP时，设定默认勾选primitives output register，如下...

VIVADO中项目、文件或目录名不支持的字符

1、状态转换图：2、verilog代码：`timescale 1ns / 1psmodule Two_st( input clk, //时钟 input rst_n, //低电平复位（一般FPGA都是低电平吧，特别式altera的FPGA） input [11:0] d_in, output reg flag ); parame

VIVADO2020.2文本设定，字体大小、颜色等。（版本不一样，设定方式可能不一样）1、点击菜单栏中TOOLS选项，选择TOOLS子菜单栏中的Settings2、打开Text Editor选项卡，就可以对文本进行特定编辑了。...

1、用sysgen生成的IP核名会和simulink的文件名一样，同一个simulink文件生成的不同IP，名字会一样，在VIVADO中就会出现IP被锁的情况，如图所示：所以要注意同一个simulink建模模型生成不同的VIVADO IP核时，simulink的文件名要不一样，否则尽管后面添加的IP核不一样，但还是会覆盖前一个IP核，导致前一个IP被锁住。...

笔记

Verilog的代码编写完成了，代码是否正确，需要经过仿真的验证。打开FreDivDou的工程，仿真点击Sources中的“+”，Add Sources选择添加仿真文件，点击“Next”，Add or Create Simulation Sources点击“Create File”，Create Source FileFile Type选择Verilog，File name填写仿真文件名称，点击OK，...

Vivado自带的仿真工具Vivado Simulator使用体验不佳，使用当前最流行的Verilog仿真工具Modelsim更加高效便捷。Vivado支持多种第三方仿真工具，包括Modelsim，Questasim等，本文将介绍如何在Vivado中使用Modelsim进行仿真。不同版本的Vivado需要搭配对应版本的modelsim，否则在运行仿真时会报错：WARNING: [Vivado 12-5495] Detected incompatible modelsim simulator inst

r=ceil(vi*(2^8-1)); %vi为输入信号，量化取整fid = fopen('wave.coe', 'w'); %创建COE文件，文件所存位置和格式fprintf(fid, 'memory_initialization_radix=10;\n'); %采用10进制，一定要主要10后面还要加；fprintf(fid, ...

引用自赛琳斯官网

VIVADO安装（笔记）