AI_vvv的博客

reg a,b;1、{a,b};2、{1'b1,a};3、{4{1'b1}} = 4'b1111。

always @(*)begin if(!rst_n) sync = 1'b0; else case(state) St_set: begin if(clk_30M) sync = 1'b1; else sync = sync; end 5'd16 : begin...

VIVADO中在进行verilog代码发生error提示时，出错的地方，一般会在提示的前面。

调用的RAM IP，输出使能，输入地址后，要延迟一个时钟周期，该地址下的数据才会输出，如下图所示： mmodelsim仿真图中7C2为调用RAM的输出地址，一个时钟延迟后，再有上边沿才会触发RAM数据输出；（VIVADO中调用的RAM IP，有时候会出现输出莫名其妙延时两拍的情况，在仿真的时候一定要仔细看，解决办法是删除这个IP，重新调用） 如果在VIVADO中调用RAM IP时，设定默认勾选primitives output register，如下...

verilog中三目运算符

verilog报错汇总（1）

verilog报错汇总