ABB_STU的博客

74LS138译码器IP核设计 今天更新74LS138 译码器的IP核设计，Verilog语法实现。 74LS138为3位的二进制译码器，其实物图与引脚图如下。 74LS138实物图 74LS138引脚图和真值表 其中G1,G2A,G2B为片选信号，当G1=1,G2A=0,G2B=0时，译码器工作 A,B,C为译码地址输入端，Y1~ Y7为译码输出 //74LS138的IP核设计 module decode74LS138( input A,B,C, input G1,G2A,G2B, output Y0

74LS85的IP核设计 今天更新一款74LS85芯片的IP核设计实例。 74LS85是一款4位数值比较器芯片，作用是可对两个4位二进制码和BCD码进行比较，实物图与引脚图如下： 名称 引脚 2位电源正极与接地 Ucc ，GND 2个4位二进制数 A0A1A2A3,B0B1B2B3 3位级联 I1,I2,I3 3位输出 OA,OB,OC Verilog实例代码如下 // 74LS85的Verilog语言设计 module Compare_74LS85( input