Xilinx_IESD204B手册《pg066-jesd204》阅读(2)

文章讨论了计算传输延迟的原理,重点在于SYSREF信号与LMFC(LineMaskingFrameCount)的关系。确定性延迟是指从接收方检测到SYSREF到接收完整数据的固定时间间隔。为了确保数据完整性,需要保证发送和接收之间的延迟在N和N+1个LMFC之间。建议通过调整TXLMFC或RXLMFC的延迟来增加余量,提高系统的可靠性。

Latency

 上面关于计算N的公式可不可以理解为:一个传输周期指的是接收方和检测到SYSREF信号到全部将数据接收完毕(N个LMFC后)。(是从接收方的角度来定义T)另一端是发送方输出数据延迟到线路延迟再到接收方接收数据延迟(这些延迟都是相对于SYSREF)外加发送方检测到SYSREF延迟(是从发送方角度来定义)。发送数据要比接收数据用的延迟少,这样才可以保证数据完整接收。大于N*LMFC且小于(N+1)*LMFC表示是在N个之后但是要在N+1个之前。

这里提到的是:当经过N个LMFC后在第N+1个LMFC前数据被接收。下面给出了确定性延迟的公式。

 关于确定性延迟的确定个人理解是:这个延迟是说接收方检测到SYSREF到全部接收完数据

内容概要:本文详细介绍了JESD204B协议及其确定性延迟特性。JESD204B是一种高速串行接口协议,广泛应用于FPGA与ADC/DAC芯片之间的数据传输,支持高达12.5Gbps的传输速率。文章首先概述了JESD204B的核心概念,包括三种子类(子类0、1、2),并重点讲解了子类1的三层架构(传输层、链路层、物理层)。传输层负责数据映射,链路层处理同步对齐,物理层管理发送和接收。确定性延迟部分解释了如何通过链路层的初始通道对齐序列(ILAS)和接收缓冲延迟(RBD)来确保数据传输的一致性和可靠性。文中还提供了具体的参数配置示例和应用场景,帮助读者理解不同参数的作用及影响。 适合人群:具备一定硬件设计基础,尤其是熟悉FPGA和ADC/DAC芯片的工程师和技术人员。 使用场景及目标:①了解JESD204B协议的工作原理及其三种子类的特点;②掌握如何配置和优化JESD204B链路以实现确定性延迟,确保多器件样本同步;③学习链路建立过程中涉及的关键步骤和技术细节,如代码组同步(CGS)、初始通道对齐序列(ILAS)和8B/10B编码等。 阅读建议:由于JESD204B协议较为复杂,建议读者在阅读时结合实际项目需求,重点关注与自己工作相关的部分,如数据映射、同步机制或延迟控制。同时,对于初次接触该协议的读者,可以从基础概念入手,逐步深入理解各层的具体实现方法和技术细节。
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