DDR3（AXI接口例程）知识点笔记

最新推荐文章于 2025-05-14 19:00:00 发布

Fairy Blossom

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分类专栏： FPGA的入门学习笔记文章标签：嵌入式硬件 fpga开发学习硬件工程

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文章详细阐述了DDR3内存的突发长度特性，以及在7035开发板中DDR3master例程的应用。DDR3的突发长度可为2,4,8，对应接口位宽为32,64,128bit。在INCR类型的AXI传输中，突发长度受限于AXI协议，最大为256。文章还讨论了地址传输和数据握手过程，以及如何根据突发长度调整地址计数。

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本文以7035开发板中的DDR3master例程对DDR3中所涉及的知识点梳理下笔记。

①DDR支持的突发长度是2,4,8。即如果芯片的数据位宽是16bit的话那么接口数据位宽是32bit，64bit以及128bit。因为 L-Bank一次就存取两倍于芯片位宽的数据，所以芯片至少也要进行两次传输才可以。我认为芯片位宽就是DDR3中bank中每个地址存储的数据的位宽，这个是芯片型号以及确定的，是DDR3存储的最小单位位宽。而根据突发长度，其外部接口位宽可以有3种。

②根据DDR突发传输类型的选择，当选择类型是INCR（没传输一次地址增加一次）其突发长度在1-256之间（AXI中规定）但是DDR是2,4,8。

③每次突发传输一次都要握手。握手成功后将要传输的数据放在数据通道的总线上。根据7035例程17_1。

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assign M_AXI_AWLEN[7:0]   = reg_w_len[7:0];

assign WR_FIFO_RE  = rd_first_data | (reg_wvalid & ~WR_FIFO_EMPTY & M_AXI_WREADY & rd_fifo_enable);

 S_WD_PROC: begin
          if(M_AXI_WREADY & ~WR_FIFO_EMPTY) begin
            if(reg_w_len[7:0] == 8'd0) begin
              wr_state        <= S_WR_WAIT;
              reg_wvalid      <= 1'b0;
              reg_w_stb[7:0]  <= 8'h00;