【Tessent Shell Users Manual】【Ch5】Workflows(2)【Hierarchical Designs】(1) Physical Blocks

Tessent Shell 使用名为 “divide and conquer” （分而治之）的方法学进行 hierarchical DFT，在 sub-physical block level 进行 RTL and Scan DFT 插入。

从最低层级的 bolck 开始，自底向上（bottom-up process）进行层次化 DFT 实现。

层次化设计方法学使大规模芯片设计变得十分高效，设计者将设计拆分为多个 RTL blocks，并行设计不同的功能模块。

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Hierarchical DFT Terminology

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Tessent Shell 的 hierarchical flow 中的一些专用术语。

Physical Block

Physical Block 是在 TO 过程中保持完整的逻辑实体，它们是综合和 layout 的区域。在芯片的顶层模块之下，这些 blcoks 可在一个 chip 或者多个 chips 内复用或实例化。 可以独立于整个 chip 对这些 blocks 进行综合。

在对 Physical Block 进行 DFT 插入的时候，Tessent 保留s the ports at the root of the physical block。当使用 ungrouping 时， 当前 Physical Block 内部的 Physical Block 实例在最终的 layout 中可能不会被保留。

在 Tessent Shell 中，hierarchical DFT insertion 流程将 physical blocks 分为三种类型：wrapped cores，unwrapped cores 和 chip。

• Wrapped core. Wrapped core 包含用于隔离 core 内部逻辑的 wrapper cells。 wrapper cells 在 scan chain insertion 阶段插入。
  Wrapped cores 需要通过 ATPG pattern retargeting 使 core 是可复用的。
  Wrapped cores 可以包含 sub-blocks。

• Unwrapped core. 不包含 wrapper cells ，但是可以包含 sub-blocks。

• Chip. top-level 的 physical block，即完整的设计，通常在此处寻找 pad IO macros 和 时钟控制器。chip 可能包含其他的 physical block 或者是 sub-block，这些 block 可是以是 wrapped cores 或 unwrapped cores。不同于其他 physical blocks，chip 是 layout regions。

  【layout regions 的概念不是很清晰，后面学习的时候留意一下。】

Sub-Block

Sub-Blocks 是存在于 parent block 中的设计，和 parent blocks 一起综合（被合并到 parent physical block 中 ）。

Sub-Blocks 不是 layout physical regions。在 post-layout 的网表中，sub-block 模块的边界（boundary）可能保存也可能不保存。如下图所示，相同的 sub-block 会同时在 physical block level 和 chip level 实例化。

可以对 sub-block 进行 DFT 硬件（MBIST、EDT、OCC等）插入，但是综合和 scan insertion 要在 sub-block 的 parent physical block
level 。

Instrument Block

一个特殊的空模块（module），其中插入了 DFT elements。这个特殊的模块在 parent block 中手动实例化，它的引脚被也是手动的连接。

ATPG (or scan) pattern retargeting

为了在 parent instantiation level 测试逻辑块的时候实现复用，Tessent Shell 保留和 wrapped cores 相关的 ATPG patterns。这样，只需将 wrapped core ATPG patterns 重定向（retarget）到 top level，不需要重新生成 patterns。

为了 ATPG pattern retargeting 和 graybox 建模，Tessent Shell 对 wrapped core 的内部电路和外部电路做了区分。

• Internal mode。从 wrapper cells 往 wrapped core 的内部看，即 core 内部的所有逻辑。Tessent Shell 在 chip-level design 的 ATPG patterns 生成过程中对 internal mode 的 ATPG pattern 进行 retarget。

• External mode 。从 wrapper cells 向 wrapped core 的外部看，即连接 wrapped core 到外部逻辑块的逻辑电路。Tessent Shell 使用 external mode 构建 graybox models（灰箱模型），他会被 parent physical block 的 internal modes 使用。

Graybox

灰盒模型是 wrapped core models，只保留 core 的 external mode 逻辑电路和部分 IJTAG 网络。

在自底向上的层次化 DFT 过程中，灰盒模型的目的是保留 parent physical blocks 生成 internal mode 的 ATPG patterns 所需的最小逻辑。

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How the DFT Insertion Flow Applies to Hierarchical Designs

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在基于 flat design 的 DFT 插入流程中，进行了两步 pre-scan insertion 过程。对于层次化设计而言，流程是一样的，只不过是以自底向上的方式对设计中的每个 core 和 sub-block 应用该流程。在对低层级的 physical blocks 完成 DFT 插入之后，对 parent blocks 执行相同的插入过程，直到达到芯片的 top-level。

在对 hierarchical design 进行 DFT 插入时，部分注意事项如下所述。

• 在进行 hierarchical DFT 时，必须指定 DFT 插入过程所在 hierarchical d