【System Verilog and UVM基础入门16】squence的层次化

做一个优雅的美男子

已于 2024-05-31 17:28:50 修改

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分类专栏：汽车芯片IC验证文章标签：前端 arm开发硬件工程

于 2022-03-14 16:49:11 首次发布

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本文介绍了System Verilog中的virtual sequence概念，它用于管理不同目标sequencer的sequence集合。virtual sequence作为链接底层sequencer的纽带，需要在uvm connect阶段正确配置。文章列举了多个在top_env_seq_lib文件中的sequence示例，并强调了如何将它们挂载到virtual sequencer上。通过比喻sequence是货车，sequencer是公路收费站，解释了sequence如何在body()中启动并传递激励。文章还提醒读者注意p_sequencer的使用和connect函数的重要性。最后，作者鼓励读者交流学习并提供联系邮箱。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

squence的层次化

揭开virtual sequence的神秘面纱

virtual sequence可以承载不同目标sequencer的sequence群落
virtual sequence是一个链接所有底层sequencer句柄的地方
uvm用户需要在顶层的connect阶段，做好virtual sequencer中各个sequencer句柄与底层sequencer实体对象的一一对接，避免句柄悬空。

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//                    virtual sequence                                 //
//需要区分virtual sequencer 同其它底层负责传送数据对象的sequencer      //
//在virtual sequence中记得使用宏