[Logisim 头歌实践教学平台]气泡流水线设计(EX段分支3624版本) MIPS流水CPU设计---HUST（计算机组成原理课程设计）

原创

已于 2024-08-27 17:43:13 修改 · 1.8k 阅读

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文章标签：

#课程设计 #单片机 #嵌入式硬件

于 2024-06-23 19:01:07 首次发布

点击此处获取源代码（一码通关）cpu24.circ

本代码为原创首发，创作不易，谢谢支持！

下载链接https://afdian.com/a/fries

实验成品电路图

MIPS流水CPU设计所有实验见该博客：

实验目的

为理想流水线增加冲突处理机制，通过先写后读的方式解决寄存器资源冲突，通过插入气泡方式解决数据相关冲突，通过清空误取指令方式解决分支冲突，最终系统能运行单周期24条指令CPU中的Benchmark程序。

实验内容

实现数据相关检测逻辑。 构建源寄存器使用情况子电路 实现IF，ID段暂停逻辑 利用数据相关信号控制对应部件写使能，低电平有效实现EX段插入气泡逻辑、利用数据相关信号控制ID/EX接口的同步清零信号

分支相关处理

数据相关处理（气泡法）

电路框架

cpu24.circ 理想流水线子电路

注意：可以整体平移引脚框到电路任何位置，但由于电路封装与引脚位置和顺序有关系，所以框内引脚一律不许增删改，哪怕是移动位置调整顺序，改变引脚朝向，也不要在电路中增加额外的引脚，否则测试系统无法测试。 ####电路引脚

信号	位宽	功能描述
IF.PC	32	IF阶段PC值
ID.PC	32	ID阶段PC值
EX.PC

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第1关（单周期MIPS CPU设计）到第五关（多周期MIPS硬布线控制器CPU设计（排序程序））的txt源码都有。把后缀名改为.circ就可以查看logisim的电路图。仅供学习参考，请勿抄袭

华中科技大学mips cpu源代码文件

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本资源是华中科技大学mips cpu源代码文件，有兴趣的可以下载学习使用，也可以下载着去学习了解，当然也是可以直接的使用的可以通过所有关guan

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2923

实验目的了解数据重定向的实现机制，了解Load-USE的处理方法。实验内容修改气泡流水线，将数据相关处理方式改成数据重定向，注意所有指令都在EX段执行，包括分支指令。构建重定向通路构建重定向逻辑---生成多路选择器选择控制信号构建Load-Use检测器在ID段增加Load-Use插入气泡逻辑测试联调

[Logisim 头歌实践教学平台]MIPS流水CPU设计---HUST 理想流水线 气泡流水线 重定向流水线(ID段分支2103版本)(EX段分支2298版本)（计算机组成原理课程设计）

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06-18

2942

书本上和mooc的课程不完全一致，在完成ID分支的重定向流水线（第五关）时，以mooc课程为主，即可以从EX段就将ALUResult重定向到ID段（mooc给出的理由是：由于ALU的时延比数据存储器低，故不会太影响整体的时钟频率），书本上说。这里给大家推荐一个工具，可以把截图贴在屏幕上置顶（在所有窗口之前）重定向流水线ID分支P273（这部分的内容以课程为主）（仅根据实验数据得出，书上的话有一定道理）读懂调试错误在哪（用气泡流水线举例）如有相关问题可以联系，后台私信即可。以上报错，错误应发生在第几位？

[Logisim 头歌实践教学平台]重定向流水线(ID段分支2103版本) MIPS流水CPU设计---HUST（计算机组成原理课程设计）

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06-18

3090

了解数据重定向的实现机制，了解Load-USE的处理方法。修改气泡流水线，将数据相关处理方式改成数据重定向，除分支指令在ID段执行外所有指令都在EX段执行。构建重定向通路构建重定向逻辑---生成多路选择器选择控制信号构建Load-Use检测器，注意ID段分支Load-USE情况比EX段执行分支多了一种情况，ID段可以与EX段，MEM段分别发生LOAD-USE冲突，都不能通过重定向技术解决，前者需要插入两次气泡，后者一次。

[Logisim 头歌实践教学平台]理想流水线设计 MIPS流水CPU设计---HUST（计算机组成原理课程设计）

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3719

实验目的学生掌握流水接口设计的基本原理，能够将单周期的CPU改造成可以运行无任何冲突冒险程序的理想流水线。实验内容将单周期CPU修改为理想流水线。设计流水接口子电路IF/ID、ID/EX、EX/MEM、MEM/WB，并测试联调理想流水线测试.asm程序，Ctrl+k自动仿真，运行17条指令后停机，时钟周期应该是21，由于最后一拍没有计数，周期数显示应该是20。实验基本原理图如下所示：

MIPS CPU设计(HUST)

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全部能用

头歌实践教学平台 MIPS流水CPU设计---HUST

05-14

本实验从 MIPS 单周期 CPU 开始逐步构建无冲突冒险的理想指令流水线，能处理分支相关的指令流水线，采用气泡处理数据相关的气泡式流水线，采用重定向解决数据相关的重定向流水线。并最终在 MIPS 五段流水线上实现动态分支预测技术。第1关：单周期CPU(24条指令).txt 第2关：理想流水线设计.txt 第3关：气泡流水线设计(EX段分支3624版本).txt 第4关：重定向流水线(EX段分支2298版本).txt 第7关：单周期MIPS+单级中断.txt 第9关：多级嵌套中断(EPC内存堆栈保存).txt （其余关卡还在持续更新当中……）

【Logisim】MIPS CPU设计、理想指令流水线设计

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1、了解单周期MIPS CPU架构，为程序设计控制器。 2、了解MIPS指令流水线基本概念，和理想指令流水线的设计。华中科技大学《计算机硬件系统设计》

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本文围绕着指令执行过程中需经历的五个阶段，详细描述了处理器中各阶段的逻辑设计及其相关功能模块的设计。这五个阶段包括：取指令阶段IF，指令译码阶段ID，指令执行阶段EXE，存储器读写阶段MEM，寄存器写回阶段WB。相关模块包括：程序存储器imem，控制单元controller，寄存器堆regfile，算术逻辑单元alu，数据存储器dmem。在完成了CPU的整体逻辑设计后，通过Modelsim仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。

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头歌educoder教学实践平台计算机组成原理MIPS CPU设计（HUST),第1关到第5关，源代码txt格式打开。第1关单周期MIPS CPU设计第2关微程序地址转移逻辑设计第3关 MIPS微程序CPU设计第4关硬布线控制器状态机设计第5关多周期MIPS硬布线控制器CPU设计（排序程序）

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20世纪80年代，流水线技术成为RISC处理器设计方法中最基本的技术之一，RISC的设计多以高流水为目标设计。而后流水线技术也被应用到CISC处理器在流水线的发展史上主要有两种流水线，算术流水线和指令流水线。首先通过算术流水线的例子，介绍流水线理想假设。 流水线意味着将系统分割为许多段，段与段之间增加合适的缓冲，这样每隔D/K个时间单位就可以启动新的任务，而不是...

MIPS流水CPU设计---HUST 《计算机组成原理》（头歌实验答案）

分享自己的学习资源。

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第五关重定向流水线设计(ID段分支2103版本)第三关气泡流水线设计(EX段分支3624版本)第六关气泡流水线设计(ID段分支3309版本)第四关重定向流水线(EX段分支2298版本)第八关多级嵌套中断(EPC硬件堆栈保存)第八关多级嵌套中断(EPC内存堆栈保存)第一关单周期CPU(24条指令)第七关单周期MIPS+单级中断。第二关理想流水线设计。

MIPS流水CPU设计---HUST

最新发布

12-30

### 关于MIPS流水线CPU设计的资料与指导 #### 华中科技大学（HUST）课程材料概述针对华中科技大学计算机组成原理课程中的MIPS流水线CPU设计部分，该课程被划分为多个阶段来逐步深入理解并实现不同类型的流水线结构。具体来说： - **单周期CPU (第1关)**：此部分主要关注基础架构的设计，在这里学生能够熟悉基本指令集及其执行流程[^1]。 - **理想流水线设计 (第2关)**：在此基础上引入了理想的五级流水线模型(IF, ID, EX, MEM, WB)，使得每一条指令可以在五个连续的时钟周期内完成其全部操作过程。 - **气泡流水线设计 (EX段分支3624版本) (第3关)**：当遇到数据依赖等问题时，为了防止错误的结果传播给后续指令，会在有问题的地方插入一个或多个空闲状态——即所谓的“气泡”，从而确保正确性的同时也影响性能。 - **重定向流水线 (EX段分支2298版本) 和 (ID段分支2103版本) (第4、5关)**：这些改进措施旨在解决由于条件转移带来的控制冒险问题。通过预测机制提前判断跳转方向，并相应调整取指地址；一旦发现误判，则需回滚至正确的路径继续执行未受影响的部分。 #### 实践平台介绍对于上述理论的学习和验证工作，推荐使用Logisim头歌实践教学平台作为模拟环境。它不仅提供了直观易懂的操作界面帮助初学者快速上手硬件描述语言(HDL)，而且内置丰富的组件库支持复杂电路搭建。特别是面对像MIPS这样的RISC处理器体系结构时，可以利用现成模块简化开发难度，集中精力探索核心概念和技术细节[^2]。 #### 故障排查建议在实际动手过程中难免会遇到各种挑战，比如未能顺利通过某些特定测试用例的情况。此时应仔细阅读系统反馈的信息，包括但不限于出错的具体节拍位置、预期行为对比现有表现差异等线索。借助这些提示定位潜在缺陷所在之处，并参照官方文档或其他权威资源进一步分析原因，最终找到合理的解决方案。 ```python def debug_cpu(cpu_state, expected_output): """ A simple function to demonstrate how one might compare the current state of a CPU with an expected output. Args: cpu_state (dict): The actual state of the CPU as observed during execution. expected_output (dict): What we expect each part of the CPU's state to be at this point. Returns: list: List of discrepancies between `cpu_state` and `expected_output`. """ issues = [] for key in expected_output.keys(): if cpu_state.get(key) != expected_output[key]: issues.append(f"{key}: Expected {expected_output[key]}, but got {cpu_state.get(key)}") return issues ```