Quartus ||———基于Verilog HDL的数字秒表设计实验

最新推荐文章于 2024-11-21 18:47:36 发布

小熊打饼干

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分类专栏：学习文章标签：物联网 Quartus

本文链接：https://blog.youkuaiyun.com/TBMmagic/article/details/117390655

本文档详细介绍了使用Quartus进行基于Verilog HDL的数字秒表设计实验，包括实验目的和步骤。实验步骤涵盖新建工程、添加设计文件以及综合分析和功能仿真两个阶段，其中功能仿真部分涉及设置仿真时间和编辑时钟。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一、实验目的

用Verilog HDL设计一个数字跑表，所需引脚和功能如下：

在这里插入图片描述

二、实验步骤

（一）新建工程

在创建好工程名称后，选定芯片类型

在这里插入图片描述

（二）添加设计文件

新建Verilog文件，键入代码如下

module n_clk_top(
  input            clk,
  input            reset,
  input            pause,
  output reg [3:0] msh,   //百秒十位
  output reg [3:0] msl,   //百秒个位
  output reg [3:0] sh,    //秒十位
  output reg [3:0] sl,    //秒个位
  output reg [3:0] minh,  //分十位
  output reg [3:0] minl   //分个位
);

reg count1,count2;

//百分秒计数
always @(posedge clk or posedge reset)
 begin
   if(