System Generator系列之多速率系统的使用（下）

前言

前两步完成了不同时钟域层次结构的创建以及异步通道的创建，本次将完成多速率系统设计的最后一步，给每个层次指定不同的时钟域。

操作

双击System Generator生成器，打开其属性编辑器，选择Clocking的菜单，将Enable multiple clocks选上，这时FPGA clock period和Simulink system period的数值处变成灰色，这一步是为了通知System Generator，每一个层次结构将分别指定时钟速率，因此此时的顶层只包含了子系统与FIFO，在多速率系统的设计中，顶层不应含有其他逻辑器件。

点击OK保存并关闭，这时的时钟域就是独立，给Ctrl指定一个新的时钟域，Ctrl的时钟驱动来自于CPU，以100MHz执行；

复制一个System Generator生成器，双击Ctrl模块，进行子系统内部，将复制的生成器粘贴到该模块内部中，双击生成器进行属性编辑，选择Clocking菜单，取消选择